KR20070006608A - 저장 장치 및 반도체 장치 - Google Patents

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히데나리 하찌노
히로노부 모리
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소니 가부시끼 가이샤
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Abstract

본 발명은 저장 소자, 회로 소자, 및 기록 제어 수단을 포함하는 저장 장치를 제공한다. 저장 소자는, 제1 임계 신호와 적어도 동일한 전기 신호의 인가로 인해 큰 값에서 작은 값으로 변화하고, 제2 임계 신호와 적어도 동일한 전기 신호의 인가로 인해 작은 값에서 큰 값으로 변화하는 저항을 나타내는 특성을 갖는다. 회로 소자는 저장 소자에 직렬로 접속된다. 기록 제어 수단은, 제1 기록 동작을 수행하고, n-번째 기록 동작 직후에, 여기서 n ≥ 1, 저장 소자에 나타난 저항을 탐지하고, 탐지된 저항과 설정값을 비교하고, (n+1)-번째 기록 동작을 수행한다.
저장 장치, 반도체 장치, 기록 제어 수단, 제1/제2 임계 신호, MOS 트랜지스터, 메모리 셀, RRAM

Description

저장 장치 및 반도체 장치{STORAGE DEVICES AND SEMICONDUCTOR DEVICES}
도 １은 본 발명의 일 실시예에 따라서 통상적 저장 장치에서 사용되는 메모리 소자에 대한 전류 변화와 전압 전화 사이의 I-V 관계를 나타내는 그래프를 도시하는 도면이다.
도 ２a 및 도 2b는 본 발명의 일 실시예에 따라서 통상적 저장 장치에서 사용되는 메모리 셀의 회로를 설명하는 도면들이다.
도 ３은 기록 동작 직후 메모리 소자에 나타난 저항이 기록 동작 직후의 메모리 소자를 통해 흐르는 전류에 의해 결정되는 현상의 개념을 설명하기 위해 사용되는 회로를 도시하는 도면이다.
도 4는 본 발명의 일 실시예에 따라서 통상적 저장 장치를 설명하기 위해 사용되는 제1 회로를 도시하는 도면이다.
도 5는 본 발명의 일 실시예에 따라서 통상적 저장 장치를 설명하기 위해 사용되는 제2 회로를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따라서 통상적 저장 장치를 설명하기 위해 사용되는 제3 회로를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따라서 통상적 저장 장치를 설명하기 위해 사용되는 제4 회로를 나타내는 도면이다.
도 8은 MOS 트랜지스터의 게이트에 인가되는 전압과 MOS 트랜지스터를 통해 흐르는 전류 사이의 관계를 나타내는 그래프를 도시하는 도면이다.
도 9는 메모리 소자에서 수행된 판독 동작을 나타내는 도면이다.
도 10a 및 도 10b는 일 실시예에 따라서 기록 동작 시퀀스를 설명하기 위해 각각 사용되는 모델들을 나타내는 도면들이다.
도 11은 MOS 트랜지스터의 드레인과 소스 간의 전위차와 MOS 트랜지스터를 통해 흐르는 전류 사이의 관계를 각각 나타내는 그래프들을 도시하는 도면이다.
도 12a 및 도 12b는 메모리 소자의 저항과 MOS 트랜지스터의 드레인과 소스 사이의 전위차 사이의 관계를 각각 나타내는 그래프들을 도시하는 도면들이다.
도 13a 내지 도 13c는 기록 동작 직후에 메모리 소자들에 나타나는 저항들의 편차를 설명하기 위해 사용되는 그래프들을 도시하는 도면들이다.
<주요도면부호설명>
C:　메모리 셀　
A:　메모리 소자　
T:　MOS 트랜지스터　
D:　센스 증폭기
(특허 문헌1) 일본특허출원 제2002-536840호 공보
(비특허문헌1) W. Zhuang et. al., 「Novel　Colossal　Magnetoresistive　Thin　Film　Nonvolatile　Resistance　Random　Access　Memory　(RRAM)」, Technical Digest, 　"International　Electron　Devices　Meeting", 2002년, p. 193
(비특허문헌2) A. Beck et. al., 「Reproducible　switching　effect　in　thin　oxide　films　for　memory　applications」, Applied　Physics　Letters , 2000년, Vol. 77, p 139-141
(특허 문헌2) 일본특허출원 제2004-22121호 명세서
본 발명은 저장 장치와 반도체 장치에 관한 것이다. 더 구체적으로, 본 발명은, 메모리 셀들을 포함하고, 이들 각각은 저장 소자의 전기-저항 상태에 따라 정보를 저장하고 유지하는 저장 소자를 사용하는, 저장과 반도체 장치들에 관한 것이다.
컴퓨터와 같은 장치에서, 높은 동작 속도와 높은 정보 저장 밀도를 갖는 DRAM(Dynamic Random-Access Memory)이 랜덤 액세스 메모리로서 채택된다.
DRAM이, 그것의 전원이 꺼질 때 저장된 정보가 피할 수 없이 유실되는, 휘발성 메모리이므로, 거기에 저장된 정보를 유실하지 않는 비휘발성 메모리가 바람직하다.
그런 바람직한 비휘발성 메모리에 대한 요구에 응답하여, 다양한 유형의 메모리가 제안되었다. 유망한 메모리의 예들로는, FeRAM(ferro-dielectric RAM), MRAM(magnetic memory), 위상-변화 메모리, PMC(Programmable Metallization Cell), 및 RRAM(Resistance RAM)이 있다.
위의 메모리들은 각각 제공된 전력이 없이도 거기에 기록된 정보를 계속 유지할 수 있다. 또한, 이들 메모리들이 비휘발성이므로, 리프레시(refresh) 동작이 필요하지 않아서, 전력 소모가 리프레시 동작을 위한 전력량과 동일한 크기만큼 감소되도록 한다.
또한, PMC과 RRAM과 같은 비휘발성 메모리는, 전압이나 전류의 인가로 인한 다양한 저항을 나타내는 특성을 갖는 재료가 정보를 저장하고 유지하는 저장층에 사용되고, 저장층은 인가된 전압이나 전류를 수신하는 2개의 전극들에 의해 샌드위치되는 비교적 단순한 구성을 갖는다. 그러므로, 비교적 단순한 구성은 저장 소자의 소형화를 단순화한다.
특히, PMC는, 2개의 전극들이 미리 결정된 금속을 포함하는 이온 전도체를 샌드위치하는 구조를 가짐을 주목한다. 또한, 2개의 전극 중의 하나에 이온 전도체의 금속을 포함하여, 2개의 전극들 사이에 인가된 전압으로 인한 다양한 전기적 특성을 사용하는 것이 가능하다. 다양한 전기적 특성의 예들로는 다양한 저항과 다양한 캐패시턴스가 있다.
구체적으로 설명하면, 켈코게나이트 재료와, 아몰포스 GeS 또는 아몰포스 GeSe 고용체(solid solution)와 같은 금속 고용체로 구성된다. 2개 전극들 중의 하나는 Ag, Cu, 또는 Zn을 포함한다. 이것에 대한 추가 정보에 대해서는, JP-A-2002-536840(특허문헌1)과 같은 문헌들을 참조하라.
도입된 RRAM의 구성에서, 2개의 전극은 다결정 PrCaMnO3 박막을 샌드위치한다. 2개의 전극들 간에 전압 펄스를 인가하거나 전극들 간에 전류 펄스를 흐르도록 하여, 다결정 PrCaMnO3 박막의 저항은 많이 변화한다. 이 구성에 관한 추가 정보에 대해서는 비특허문헌1과 같은 문헌들을 참조한다. 기록 동작에 인가된 전압 펄스의 극성은 삭제 동작에 인가된 전압 펄스의 극성에 반대이다.
도입된 RRAM의 다른 구성에서, 통상적으로, 2개의 극성들은 소량의 Cr로 도핑된 다결정이나 단일결정 SrZrO3 기록막을 샌드위치하고, 전극들로부터 전류를 흐르게 하여, 기록막의 저항을 변화시킨다. 이 구성에 대한 추가 정보는, 비특허문헌2와 같은 문헌들을 참조한다.
그 문서는 저장층의 I-V 관계를 보인다. 기록과 삭제 동작들에 인가된 전압 값들은 ±0.5 V이다. 또한, 이 구성에서, 전극들에 펄스 전압을 인가하여, 정보가 기록층에 기록되거나 또는 그것으로부터 삭제될 수 있다. 이 경우, 펄스 전압은 ±1.1 V의 값들을 가지며, 펄스 너비는 2 ms이다. 또한, 고속으로 정보를 기록하거나 삭제하는 것이 가능하다. 100 ns의 너비를 갖는 펄스를 인가하여 동작이 기록되었다. 이 경우, 필요한 펄스 전압은 ±0.5 V이다.
한편, FeRAM의 경우, 비파괴적 판독 동작을 수행하는 것은 어렵다. 판독 동작이 파괴적이므로, 판독 동작은 느리다. 또한, 판독과 기록 동작들로 인한 극성 반전의 수에 제한이 있으므로, FeRAM에 이미 저장된 정보를 재기록하기 위해 수행될 수 있는 동작들의 수도 또한 제한된다.
MRAM의 경우, 기록 동작에 자기장이 필요하다. 그러므로, 자기장은 유선을따라 전류를 흐르게 하여 발생한다. 기록 동작 중에 많은 전류가 소모된다.
위상-변화 메모리의 경우, 기록 동작은 동일 극성을 가지지만 상이한 크기들을 갖는 펄스들을 인가하여 수행된다. 그러나, 위상-변화 메모리는, 메모리가 습기로 인해 작동되고 주위 온도의 변화에 민감하다는 문제점들을 갖는다.
특허문헌1에 개시된 PMC의 경우, 아몰포스 GeS와 아몰포스 GeSe 고용체의 결정화 온도는 약 섭씨 200도이고, 이온 전도체가 결정화되면, 그 특성은 열화된다. 그러므로, 실제로, PMC는, 저장 소자를 생성하는 프로세스에서 생성되는 높은 온도를 견디는 것이 어렵다는 문제점을 갖는다. 저장 소자를 생성하는 통상적 프로세스는 CVD 절연막이나 보호막과 같은 막들을 형성하기 위한 프로세스이다.
비특허문헌1과 2에 개시된 RRAM의 구성에서 제안된 기록층의 재료는 모두 결정 특성을 갖는 재료이다. 그러므로, RRAM은, 약 섭씨 600도에서 프로세싱을 수행해야 하는 필요성과, 제안된 재료의 단일 결정들의 제조 모두는 매우 어려운 것들이라는 문제점을 갖는다. 또한, 다결정이 사용될 때 발생되는, 미세-경계 효과(grain-boundary effect)로 인해 소형화가 어렵다는 문제점도 갖는다.
또한, RRAM의 경우, 펄스 전압을 인가하여 정보가 RRAM에 기록되거나 또는 RRAM으로부터 삭제되는 구성이 제안되어왔다. 그러나, 이 제안된 구성에서, 기록후 기록층의 저항은 인가된 펄스 전압의 너비에 종속하여 변화한다. 기록후 기록층의 저항이 이 방식으로 인가된 펄스 전압의 너비에 종속한다는 사실은 동일 펄스가 반복적으로 인가되어도 저항이 변화한다는 것을 내포한다.
예를 들어, 위에 인용된 비특허문헌1은, 동일 극성을 갖는 펄스들이 인가되면, 기록후 기록층의 저항이 펄스 너비에 종속하여 변한다는 현상을 설명한다. 50 ns를 초과하지 않는 작은 펄스의 경우, 또한 기록으로 인한 저항 변화 비율도 작다. 한편, 적어도 100 ns의 큰 펄스 너비의 경우, RRAM은, 펄스 너비가 증가함에 따라, 기록후 저항이 일정값에 포화되는 대신에 반대로 기록후 저항에 반대로 접근하는 특성을 나타낸다. 또한, 비특허문헌1은 메모리 셀들의 어레이로서 구현되는 메모리 구조의 특성을 도입하고, 이들 각각은 저장층과 저장층에 직렬로 접속된 MOS 트랜지스터를 가지며, 트랜지스터는 저장층으로의 액세스를 제어하기 위해 사용된다. 또한, 이 참고 문헌은, 이 경우, 펄스 너비가 10 ns 내지 100 ns의 범위에서 변화할 때, 저장층의 기록후 저항이 펄스 너비에 종속하여 변한다는 사실을 개시한다. 펄스 너비가 더 증가하면, 저장층의 특성에 따라, 저항이 다시 감소한다는 것이 기대된다.
부연하면, RRAM의 경우, 기록후 저항은 펄스 전압의 크기와 너비에 종속한다. 그러므로, 펄스 전압 크기와 펄스 전압 너비에서의 편차가 있으면, 기록후 저항의 편차도 또한 발생된다.
따라서, 약 100 ns의 값을 초과하지 않는 작은 너비를 갖는 펄스 전압의 경우, 기록 동작으로 인한 저항 변화 비율은 작고, 기록후 저항에서의 편차 효과가 나타나기 쉽다. 결과적으로, 안정적 기록 동작을 수행하기 위한 어려운 문제가 제기된다.
위의 문제를 해결하기 위해, 작은 너비를 갖는 펄스 전압을 사용하여 기록 동작이 수행될 때, 기록 동작 중에 저장된 정보를 확인하는 프로세스를 수행하는 것이 필요하다.
예를 들어, 기록 동작 전에, 저장 소자에 이미 저장된 정보 내용을 판독하여 확인하는 프로세스가 수행되고, 확인된 내용과 기록되고 있는 내용 간의 관계에 대해 기록 동작이 수행된다. 이 경우, 저장 소자에 이미 기록되거나 또는 기록될 정보 내용에 의해, 저장 소자의 저항이 의도된다. 대체안으로서, 예를 들어, 기록 동작 직후에, 저장 소자에 기록된 정보 내용을 판독하여 확인하는 프로세스가 수행되고, 저장 소자에 기록된 정보 내용을 나타내는 저항이 원하는 저항에 대응하는 정보의 것들과는 상이하면, 저장 소자에 기록된 정보 내용을 나타내는 저항을 원하는 저항으로 교정하기 위한 재기록 프로세스가 수행된다.
그러므로, 기록 동작을 수행하기 위해 시간이 오래 걸린다. 또한, 예를 들어, 고속으로 데이터의 배치에 의한 기록 동작을 수행하는 것은 어렵다.
상술된 문제점들을 해결하기 위해, 복수 개의 메모리 셀들을 포함하는 저장 장치가 제안된다. 각 메모리 셀은, 저장 소자의 단자들 간에 인가된 임계 초과 전압으로 인해 변화하는 저항을 나타내는 특성을 갖는 저장 소자, 및 저장 소자에 부가되는 부하로서 저장 소자에 직렬로 접속되는 MOS 트랜지스터를 포함하는 구성으로 설계된다. 저장 장치는, 저장 소자와 MOS 트랜지스터로 구성된 일련의 회로의 2 단자들 간에 인가된 전압이 임계치를 초과할 때, 저장 소자의 저항이 큰 값에서 작은 값으로 변화된 직후에 메모리 셀에 포함되는 저장 소자와 MOS 트랜지스터에 의해 디스플레이되는 합성 저항은 인가된 전압의 크기에는 독립적으로 일정하게 된 다. 그런 저장 장치에 대한 추가 정보는, 특허문헌2와 같은 문헌들을 참고한다. 이 저장 장치를 사용하여, 안정된 정보 기록 동작들을 구현하고 정보 기록 동작의 각각을 수행하기 위해 걸리는 시간을 단축시키는 것이 가능하다.
저장 소자의 저항을 큰 값에서 작은 값으로 변화시키는 동작은 기록 동작으로서 정의되고, 한편, 저장 소자의 저항을 작은 값에서 큰 값으로 변화시키는 동작이 삭제 동작으로서 정의된다. 기록 동작 직후에 저장 소자에 나타난 저항은 저장 소자를 통해 흐르는 전류에 의해 결정되고, 저장 소자를 통해 흐르는 전류 크기는 저장 소자에 직렬로 접속된 MOS 트랜지스터의 저항에 의해 영향을 받는다. MOS 트랜지스터의 저항이 MOS 트랜지스터를 제조하는 프로세스의 편차로 인해 고정되지 않으므로, 또한, 저장 소자 특성에서의 편차도 존재한다. 그러므로, 기록 동작 직후에 저장 소자에 나타난 저항을 메모리 셀들 사이에서 일정하도록 만들기가 어렵다.
기록 동작 직후에 저장 소자에 나타난 저항이 미리 결정된 설정값이 되지 않으면, 즉, 기록 동작이 실패로 끝나면, 저장 소자로부터 정보를 삭제한 후에 다시 기록 동작이 수행됨을 주목한다. 이 방식으로, 설정값과 동일한 저장 소자 저항이 되는 결과를 가져오는 동작으로서 저장 소자에 기록 동작을 구현하는 것이 가능하다. 그러나, 저장 소자에서 수행된 기록 동작이 실패한 경우에 저장 소자에 삭제 동작이 수행될 필요가 있으면, 삭제 동작을 위한 시퀀스가 필요하다. 그러므로, 기록 동작을 수행하기 위해 긴 시간이 소요된다. 결과적으로, 이 기술이 확실히 적절한 방법이라고 말하기는 어렵다.
상술된 문제점들을 해결하기 위해, 본 발명의 발명자들은, 메모리 셀들에서 기록 동작 직후에 저장 장치에 채택되는 모든 저장 소자들에 나타난 저항의 편차를 감소시킬 수 있는 저장 장치와 반도체 장치를 제안해왔다.
상술된 바와 같이 저장 장치를 실현하기 위해, 저장 장치는 메모리 셀들을 포함하기 위해 구성된다. 각 메모리셀은, 제1 임계 신호와 적어도 동일한 전자 신호의 인가로 인해 큰 값에서 작은 값으로 변화하는 저항을 나타내는 특성을 갖는 저장 소자에 직렬로 접속된 회로 소자와 저장 소자에 의해 구현된다. 그러나, 저장 소자는, 제1 임계 신호의 것과는 반대 극성을 갖는 제2 임계 신호와 적어도 동일한 전기 신호의 인가로 인해 작은 값에서 큰 값으로 그것의 저항을 변경한다. 저장 장치는 또한, 미리 결정된 설정값보다 더 큰 저항에 저장 소자를 설정하려는 시도에서 제1 기록 동작을 수행하고, n-번째 기록 동작 직후에, 여기서 n ≥ 1, 저장 소자에 나타난 저항을 탐지하고, 탐지된 저항과 설정값을 비교하고, 비교 결과가 n-번째 기록 동작 직후에 저장 소자에 나타난 저항이 설정값보다 여전히 더 큼을 나타내면 (n+1)-번째 기록 동작을 수행하도록 구성되는 기록 제어 수단을 포함한다.
상술된 바와 같이 반도체 장치를 실현하기 위해, 반도체 장치는 메모리 셀들을 포함하기 위해 구성된 저장 장치를 갖도록 구성된다. 각 메모리 셀은, 제1 임계 신호와 적어도 동일한 전기 신호의 인가로 인해 큰 값에서 작은 값으로 변화하는 저항을 나타내는 특성을 갖는 저장 소자에 직렬로 접속되는 회로 소자와 저장 소자에 의해 구현된다. 그러나, 제1 임계 신호의 것에 반대 극성을 갖는 제2 임계 신호와 적어도 동일한 전기 신호의 인가로 인해 작은 값에서 큰 값으로 저장 소자의 저항을 변화시킨다. 반도체 장치는, 미리 결정된 설정값보다 더 큰 저항에 저장 소자를 설정하려는 시도에서 제1 기록 동작을 수행하고, n-번째 기록 동작 직후에, 여기서 n ≥ 1, 저장 소자에 나타난 저항을 탐지하고, 탐지된 저항과 설정값을 비교하고, 비교 결과가 n-번째 기록 동작 직후에 저장 소자에 나타난 저항이 설정값보다 여전히 더 큼을 나타내면 (n+1)-번째 기록 동작을 수행하도록 구성되는 기록 제어 수단을 포함한다.
상술된 바와 같이, 기록 제어 수단은, 미리 결정된 설정값보다 더 큰 저항에 저장 소자를 설정하려는 시도에서 제1 기록 동작을 수행하고, n-번째 기록 동작 직후에, 여기서 n ≥ 1, 저장 소자에 나타난 저항을 탐지하고, 탐지된 저항과 설정값을 비교하고, 비교 결과가 n-번째 기록 동작 직후에 저장 소자에 나타난 저항이 설정값보다 여전히 더 큼을 나타내면 (n+1)-번째 기록 동작을 수행하도록 구성된다. 부연하면, 반복적으로 복수 번 수행된 기록 동작, 필요하면, 기록과 판독 동작을 완료시에 저장 소자에 겹쳐쓰기(또는 재기록) 동작을 수행하여, 저장 소자의 저항이 미리 결정된 설정값이 되도록 하려는 시도에서 기록 동작을 수행하는 것이 가능하다.
저장 소자에 한 번 기록 동작을 수행하여 저장 소자가 전도 상태에 놓인 후에, 저장 소자에 제1 기록 동작에 흐른 전류보다 저 적은 전류를 흐르게 하여 재기록 동작이 저장 소자에 수행되게 하여도, 저장 소자의 저항은 증가하지 않을 것이 다. 한편, 제1 기록 동작에서 저장 소자로 흐른 전류보다 더 많은 전류를 흐르게 하는 저장 소자에 재기록 동작이 수행되면, 저장 소자의 저항이 감소된다. 부연하면, 기록 동작 직후에 저장 소자에 나타난 저항이 설정값보다 작으면, 저장 소자에 재기록 동작이 수행되어도 저장 소자의 저항을 설정값으로 증가시키기가 어렵다.
그러므로, 본 발명의 일 실시예에 따르면, 제1 기록 동작은 미리 결정된 설정값과 동일한 값에 저장 소자의 저항을 설정하려는 시도에서 저장 소자에 제1 기록 동작이 수행되어, 필요하면 저장 소자에 제2와 후속 겹쳐쓰기(또는 재기록) 동작을 수행하여, 저장 소자는 설정값보다 더 큰 저항이 된다.
상술된 것처럼, 본 발명의 일 실시예에 의해 제공된 저장과 반도체 장치들에서, 저장 소자가 미리 결정된 설정값과 동일하도록 만들기 위해 각 저장 소자에 기록 동작이 수행되어, 저장 소자들(또는 메모리 소자들) 간의 저장 소자 저항의 편차가 감소될 수 있다.
본 발명의 실시예들은 아래와 같이 도면들을 참조하여 기재된다. 각각의 실시예에서, 각각의 다양한-저항의 저장 소자(또한 메모리 소자로서 지칭됨)가 저장 장치의 구성요소로서 동작하는 메모리 셀에서 사용됨을 주목한다.
도 1은 본 발명의 일 실시예에 따라서 통상적 저장 장치에서 사용되는 메모리 소자에 대한 전류 변화와 전압 변화 사이에서 I-V 관계를 나타내는 그래프를 도시하는 도면이다.
도 1에서 도시된 그래프에 의해 나타낸 I-V 특성을 갖는 메모리 소자가 제1 과 제2 전극과 제1 전극과 제2 전극에 의해 샌드위치된 저장층을 포함하는 통상적 구성을 갖는 저장 소자임을 주목한다. 통상적으로 저장층은 희토류 산화막과 같은 아몰포스 박막이다. 통상적으로, 제1과 제2 전극들은 각각 하부와 상부 전극들로서 제공된다.
메모리 소자의 초기 상태에서, 저항이 커서 전류가 거의 흐르지 않는다. 초기 상태의 통상적 저항값은 적어도 1MΩ이다. 그러나, 도 1에 도시된 적어도 +1.1X [V]의 전압이 메모리 소자에 인가될 때, 전류는 갑자기 증가하고, 저항은 몇 KΩ의 값으로 감소한다. +1.1X [V]의 일례는 +0.5 V이다. 그 때, 메모리 소자의 특성은 인가된 전압에 비례하게 증가하는 전류를 나타내는 옴(ohm) 특성으로 변화한다. 부연하면, 옴 특성은 일정 저항 특성이다. 전압이 그 후 0 V로 리세트되어도, 저항은 계속하여 작은 값에 남아 있는다.
상술된 동작이 기록 동작으로서 지칭되고 기록 동작으로부터 결과가 되어지는 상태를 전도 상태라고 지칭함을 주목한다. 기록 동작을 수행하기 위해 인가되는 전압은 기록 전압 임계치로서 알려졌다.
다음, 기록 동작을 수행하기 위해 인가되는 전압에 반대되는 극성을 갖는 전압이 메모리 소자에 인가될 때, 메모리 소자를 통해 흐르는 전류는 갑자기 감소한다, 즉, 저항은 1MΩ 이상과 같이 초기 저항과 동일한 큰 값으로 갑자기 증가한다. 전압이 그 후에 0 V로 리세트되어도, 저항은 계속하여 큰 값에 남아 있는다. 도 1에서, 반대 전압은 -0. 5 V와 같은 -1.1X [V]이다.
상술된 동작이 삭제 동작으로서 지칭되고 삭제 동작으로부터 결과가 되는 상 태가 절연 상태로 지칭됨을 주목한다. 삭제 동작을 수행하기 위해 인가되는 전압은 삭제 전압 임계치로서 알려졌다.
상술된 바와 같이 메모리 소자에 음(negative)의 전압을 인가하여, 메모리 소자의 저항은 몇 KΩ에서 약 1MΩ로 다시 역으로 변경될 수 있다. 추가로, 전압이 메모리 소자에 인가되지 않으면, 즉, 0 V의 전압이 메모리 소자에 인가되면, 메모리 소자는, 예를 들어, 전도과 절연 상태들과 같은, 2개의 상태들 중의 하나에 놓일 수 있다. 이들 전도와 절연 상태들을 1과 0의 데이터 값과 연관시켜서, 1-비트 데이터가 메모리 소자에 저장될 수 있다.
도 1에 도시된 범위 -2X 내지 +2X가 메모리 소자에 인가된 전압의 값의 범위인 한편, 본 발명의 일 실시예에 따라서 통상적 저장 장치에 사용되는 메모리 소자의 저항을 거의 변화시키지 않고 인가된 전압이 그 범위 이상의 값으로 증가/감소될 수 있슴을 주목한다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따라서 통상적 저장 장치에 사용되는 메모리 셀 C의 회로를 설명하는 도면들이다. 도면에 도시된 바와 같이, 메모리 셀 C는 메모리 소자 A와 메모리 소자 A에 직렬로 접속된 MOS 트랜지스터 T를 포함한다. 이 회로에서, MOS 트랜지스터 T는 액세스되고 있는 메모리 소자 A를 선택하는 스위칭 소자로서 뿐만이 아니라, 또한 메모리 소자 A가 갖는 부하로서도 작용한다.
메모리 셀의 구성에서, 메모리 소자 A는 MOS 트랜지스터 T에 접속되는 단자와, MOS 트랜지스터 T에 접속되는 단자의 반대쪽의 단자를 갖는다. 단자 전압 V1 은 반대쪽의 단자에 인가된다. 마찬가지로, MOS 트랜지스터 T는 메모리 소자 A에 접속된 단자와 메모리 소자 A에 접속된 단자의 반대쪽의 단자를 갖는다. 단자 전압 V2는 반대쪽의 단자에 인가된다. 통상적으로, 단자 전압 V2가 인가되는 단자는 MOS 트랜지스터 T의 소스이다. 게이트 전압 Vgs는 MOS 트랜지스터 T의 게이트에 인가된다.
상술된 것처럼, 메모리 셀에서 메모리 소자 A의 반대쪽 단자와 MOS 트랜지스터 T의 반대쪽 단자에 전압 V1과 V2를 각각 인가하여, 메모리 셀의 단자들에 전위차 V (= |V2 - V1|)가 인가된다.
MOS 트랜지스터의 저항과 거의 같거나 또는 더 큰 기록 동작 저항을 나타내는 메모리 소자를 갖는 것이 바람직함을 주목한다. 왜냐하면 이것은, 삭제 동작의 시작에서 메모리 소자에 나타난 저항이 작으면, 메모리 셀의 단자들에 인가되는 전위차는, 그 인가된 전력이 손실되거나 또는 높은 효율성으로 메모리 소자의 저항을 변화시키기 위해 사용되기가 어렵도록 MOS 트랜지스터의 단자들 사이에 나타나기 때문이다. 또한, 기록 동작의 시작에 메모리 소자에 나타난 저항이 크므로, 메모리 소자의 단자들에 인가되는 전위차가 이 문제가 발생하지 않도록 메모리 소자의 단자들 사이에 나타난다는 것을 주목한다.
실험 결과들은, 기록 동작 직후에 본 발명의 일 실시예의 메모리 소자에 나타난 저항이 메모리 소자에 고유한 동일 값에 같아지지 않고, 기록 동작 직후에 메모리 소자를 통해 흐르는 전류에 의해 결정되는 현상을 나타내었다. 도 3은, 기록 동작 직후의 본 발명의 일 실시예의 메모리 소자에 나타난 저항이 메모리 소자를 통해 흐르는 전류에 의해 결정되는 현상의 개념을 설명하기 위해 사용되는 회로를 도시하는 도면이다. 도면에 도시된 것처럼, 회로는 메모리 소자에 직렬로 접속된 메모리 소자와 부하 저항을 포함한다. 메모리 소자가, 메모리 소자의 저항이 적어도 1 MΩ의 값을 갖는 절연 상태에 있슴을 주목한다.
0.5 V의 기록 전압 임계치와 같은 전압이 기록 동작에서 도 3에서 참조 부호 X에 의해 표시된 단자와 참조 부호 Y에 의해 표시된 단자 사이에 인가되면, 즉, 도면에서 X 단자에서 Y 단자로의 방향으로, 0.5 V의 전압은 메모리 소자의 단자들 사이에 거의 완전히 나타나서, 메모리 소자가 절연 상태에서 전도 상태로 천이하도록 한다. 메모리 소자의 저항이 부하 저항기의 저항보다 충분히 크므로, 0.5 V의 접압이 메모리 소자의 단자들 사이에 거의 완전히 인가된다.
또한, 실험 결과들은, 기록 동작 직후의 메모리 소자의 단자들 사이에 나타난 전압이 메모리 소자에 직렬로 접속된 부하의 저항의 크기에 독립적으로 약 0.2 V와 같은 고정된 레벨에서 유지됨을 나타내었다. 그러므로:
[1] 1 KΩ의 부하 저항에 대해, 0.3 mA의 전류(= (0.5 V - 0.2 V)/1 KΩ)가 흘러서, 0.67 KΩ에 메모리 소자의 저항(= 0.2 V/0.3 mA)을 설정하고,
[2] 10 KΩ의 부하 저항에 대해, 0.03 mA의 전류(= (0.5 V - 0.2 V)/10 KΩ)가 흘러서, 6.7 KΩ에 메모리 소자의 저항(= 0.2 V/0.03 mA)을 설정한다.
이 방식으로, 기록 동작 직후에 메모리 소자에 나타난 저항은 메모리 소자를 통해 흐르는 전류에 의해 결정된다. 일단 결정되면, 기록 동작 직후에 메모리 소자에 나타난 저항은, 메모리 셀에 삭제 전압 임계치를 초과하지 않는 전압이 인가 되는 한, 즉, 삭제 전압 임계치를 초과하지 않는 전압이 기록 동작의 역방향으로 메모리 셀에 인가되는 한, 일정 크기에 유지된다.
삭제 동작의 경우, 상술된 현상들이 관찰되지 않음을 주목한다. 삭제 동작의 경우, 절연 저항은, 기록 동작의 결과로서 얻어지는 저항을 고려하지 않고 수십 KΩ에서 1 MΩ 범위의 값 또는 더 큰 값으로도 변화한다.
메모리 소자와 MOS 트랜지스터의 극성들에는 독립적으로, 도 2a와 도 2b 각각에 도시된 것처럼 메모리 셀 구성의 2 개의 가능한 유형들이 존재한다.
도 2a와 도 2b에 도시된 것처럼 메모리 소자에 첨부된 화살표가 메모리 소자의 극성을 나타냄을 주목한다. 상세히 말하자면, 전압이 화살표 방향으로 인가되면, 메모리 소자는 절연 상태에서 전도 상태로 천이한다, 즉, 기록 동작이 수행된다.
도 4 내지 도 7은 본 발명의 일 실시예에 따라서 통상적 저장 장치의 회로를 설명하는 각각의 도면들이다. 도면들에 도시된 회로들은, 도 2a와 도 2b에 각각 도시된 메모리 셀의 매트릭스인, 메모리 어레이이다. 메모리 소자의 극성과, MOS 트랜지스터와 메모리 소자의 레이아웃에 독립적으로, 각각 도 4 내지 도 7에 도시된 것처럼 메모리 어레이 구성의 4개의 가능한 유형들이 존재한다.
메모리-어레이 동작이 도 4 내지 도 7에 도시된 메모리 어레이에 일반적으로 수행되므로, 동작은 일례로서 도 4에 도시된 메모리 어레이를 채택하여 설명된다.
도 4에 도시된 저장 디바이스는 (m+1) 행들과 (n+1) 열들을 갖는 매트릭스를 형성하기 위해 놓인 메모리 셀들을 포함한다. 도 2a와 도 2b에 도시된 것처럼, 메 모리 셀들의 각각은, 메모리 소자의 한쪽 단자가 MOS 트랜지스터 T에 접속되는 구성을 갖는다. 이 실시예에서, 메모리 소자의 그 단자는 MOS 트랜지스터 T의 소스에 접속된다.
MOS 트랜지스터들 T00 내지 Tmn의 각각의 게이트는 워드 라인 W, 즉, 워드 라인들 W00 내지 Wmn 중의 하나에 접속된다. MOS 트랜지스터 T의 다른 단자는 비트 라인 B, 즉, 비트 라인들 B0 내지 Bn 중의 하나에 접속된다. 이 실시예에서, MOS 트랜지스터 T의 다른 단자는 MOS 트랜지스터 T의 드레인이다. 메모리 소자의 다른 단자는 소스 라인 S, 즉, 소스 라인들 S0 내지 Sm 중의 하나에 접속된다.
다음은, 각각이 다음 경우들에 대해 본 발명의 일 실시예에 의해 제공되는 저장 장치의 기록 동작 시퀀스를 구현하는 실시예들을 설명한다.
[1] 도 10a에 도시된 흐름도에 따라서 MOS 트랜지스터의 게이트에 인가되는 전압이 제어되고,
[2] 도 10b에 도시된 흐름도에 따라서 MOS 트랜지스터의 드레인과 소스 사이에 인가되는 전압이 제어된다.
다음 설명은 메모리 소자의 기록 전압 임계치가 0.5 V임을 가정함을 주목한다.
[1] 제1 실시예에 따라서 MOS 트랜지스터의 게이트에 인가되는 전압이 제어된다.
제1 실시예는, 각각이 MOS 트랜지스터와 그 MOS 트랜지스터에 직렬로 접속된 메모리 소자를 갖는 구성을 갖춘 메모리 셀들을 포함하는 저장 장치를 구현한다. 메모리 소자는, 기록 동작 직후에 메모리 소자의 단자들 사이의 전위에서 0.2 V의 차이를 나타내도록 설계된다. MOS 트랜지스터는, MOS 트랜지스터의 드레인과 소스 사이에 0.5 V의 전압을 인가하여, MOS 트랜지스터의 게이트에서 나타난 전압을 나타내는 Vgate와, MOS 트랜지스터를 통해 흐르는 전류를 나타내는 IDC 사이의 관계로서 기록 동작 직후에 도 8에 도시된 관계를 나타내도록 설계된다. 부연하면, Vgate와 IDC 사이의 관계로서 도 8에 도시된 관계는, 메모리 소자의 단자들 사이에 0.2 V의 전압이 나타난다는 가정 하에 MOS 트랜지스터의 드레인과 소스 사이에 인가된 0.3 V의 전압으로 얻어지는 관계이다,
MOS 트랜지스터의 게이트에서 나타난 전압을 표현하는 Vgate와, MOS 트랜지스터를 통해 흐르는 전류를 표현하는 IDC 사이의 관계로서 도 8에서 도시된 관계에서 명백한 것처럼, MOS 트랜지스터의 게이트에 인가된 전압이 증가하면, MOS 트랜지스터를 통해 흐르는 전류도 증가한다.
또한, 재기록 동작을 수행하여 메모리 소자의 저항을 더 감소시키기 위해, 재기록 동작의 이전 기록 동작의 전류보다 더 많은 전류를 흐르도록 하는 것이 필요하다. 부연하면, MOS 트랜지스터의 게이트에서의 전압과 MOS 트랜지스터를 통해 흐르는 전류 사이의 관계로서 도 8에 도시된 것처럼, 재기록 동작을 수행하기 위해, 이전 기록 동작에서 MOS 트랜지스터의 게이트에 나타난 전압보다 더 높은 전압을, 재기록 동작에서 MOS 트랜지스터의 게이트에 인가하는 것이 필요하다.
상술된 점들에 기초하여, 일례로서, 다음 설명은, 메모리 소자의 저항을 6.0 KΩ이 되도록 설정하려는 시도에서 제1 실시예의 MOS 트랜지스터의 소스와 드레인 을 포함하는 메모리 셀의 단자들 사이에 0.5 V의 전압이 인가되는 경우를 설명한다.
제1 실시예에서, 먼저, 초기 상태에서 MOS 트랜지스터의 게이트에 0.87 V의 전압이 인가되어 도 10a에 도시된 흐름도의 단계 'a'에서 제1 기록 동작을 수행한다.
이 경우, 제1 기록 동작을 수행하기 위해 초기 상태에 MOS 트랜지스터의 게이트에 인가된 전압은, 제1 기록 동작 직후에 메모리 소자에 나타난 저항을 설정된 값보다 더 큰 값에 설정하기에 크기가 충분히 큰 한, 임의의 크기를 가질 수 있다. 부연하면, 제1 기록 동작을 수행하기 위해 초기 상태에서 MOS 트랜지스터의 게이트에 인가되는 전압 크기는 0.87 V일 필요는 없다.
그 다음, 도 10a에 도시된 흐름도의 다음 단계 'b'에서, 제1 기록 동작 직후에 메모리 소자에 나타난 저항을 측정하기 위해 제1 판독 동작이 수행된다.
구체적으로 설명하면, 메모리 소자의 저항과 비트 라인을 통해 흐르는 전류 사이의 관계가 아래 주어진 수학식 1를 만족하므로, 메모리 소자의 저항은 도 9에 도시된 것처럼 비트 라인에 접속된 센스 증폭기 D를 사용하여 비트 라인을 통해 흐르는 전류를 탐지하여 측정될 수 있다. 측정의 결과로서, 제1 기록 동작 직후에 메모리 소자에 나타난 저항이 6.22 KΩ인 것을 발견한다고 가정하자.
메모리 소자의 저항 = 0.2 V/(비트 라인을 통해 흐르는 전류)
그 다음, 도 10a에 도시된 흐름도의 다음 단계 'c'에서, 제1 판독 동작을 수 행하여 이행된 측정 결과로서 얻어진 저항 Rcell은 설정값 Rth와 비교된다. 이 경우, Rcell (= 6.22 KΩ) > Rth(= 6.0 KΩ) 관계가 성립하므로, 기록 동작 시퀀스의 흐름은 도 10a에서 도시된 흐름도의 단계 'd'로 진행한다. 단계 'd'에서, MOS 트랜지스터의 게이트에 인가된 전압은 0.01 V만큼 증가된다. 부연하면, 이번에는, 0.88 V의 전압이 MOS 트랜지스터의 게이트에 인가된다. 그 다음, 기록 동작 시퀀스의 흐름은 도 10a에 도시된 흐름도의 단계 'a'로 복귀한다. 단계 'a'에서, 이번에는, 제2 기록 동작이 수행된다.
그 다음, 도 10a에 도시된 흐름도의 다음 단계 'b'에서, 제2 기록 동작 직후에 메모리 소자에 나타난 저항을 측정하기 위해 제2 판독 동작이 수행된다. 측정 결과로서, 제2 기록 동작 직후에 메모리 소자에 나타난 저항이 6.04 KΩ인 것으로 발견된다고 가정하자.
그 다음, 도 10a에 도시된 흐름도의 다음 단계 'c'에서, 제2 판독 동작을 수행하여 이행되는 측정 결과로서 얻어지는 저항 Rcell은 설정값 Rth와 비교된다. 이 경우, Rcell(= 6.04 KΩ) < Rth(= 6.0 KΩ) 관계가 여전히 성립하므로, 기록 동작 시퀀스의 흐름은 도 10a에서 도시된 흐름도의 단계 'd'로 진행한다. 단계 'd'에서, MOS 트랜지스터의 게이트에 인가되는 전압은 0.01 V만큼 증가된다. 부연하면, 이번에, 0.89 V의 전압이 MOS 트랜지스터의 게이트에 인가된다. 그 다음, 기록 동작 시퀀스의 흐름은 도 10a에 도시된 흐름도의 단계 'a'로 복귀한다. 단계 'a'에서, 이번에는, 제3 기록 동작이 수행된다.
그 다음, 도 10a에 도시된 흐름도의 다음 단계 'b'에서, 제3 기록 동작 직후 에 메모리 소자에 나타난 저항을 측정하기 위해 제3 판독 동작이 수행된다. 측정 결과로서, 제3 기록 동작 직후에 메모리 소자에 나타난 저항이 5.87 KΩ인 것으로 발견되었다고 가정하자.
그 다음, 도 10a에 도시된 흐름도의 다음 단계 'c'에서, 제3 판독 동작을 수행하여 이행되는 측정 결과로서 얻어지는 저항 Rcell은 설정값 Rth와 비교된다. 이 경우, Rcell(= 5.87 KΩ) > Rth(= 6.0 KΩ) 관계가 성립하므로, 기록 동작 시퀀스의 흐름은 도 10a에 도시된 흐름도의 단계 'e'로 진행한다. 단계 'e'에서, 기록 동작 시퀀스의 실행은 종료된다.
상술된 것처럼, 기록 동작 시퀀스를 실행하여, 메모리 소자의 저항은 5.87 KΩ에 설정되었다.
[2] 제2 실시예에 따라서 MOS 트랜지스터의 드레인과 소스 사이에 인가된 전압이 제어된다.
상술된 제1 실시예에서, MOS 트랜지스터의 게이트에 인가된 전압은 메모리 셀을 통해 흐르는 전류를 조절하기 위해 제어된다. 한편, 제2 실시예의 경우, MOS 트랜지스터의 드레인과 소스 사이에 인가된 전압은 메모리 셀을 통해 흐르는 전류를 조절하기 위해 제어된다.
제2 실시예는, 각각이 메모리 소자와 메모리 소자에 직렬로 접속된 MOS 트랜지스터를 갖춘 구성을 갖는 메모리 셀들을 포함하는 저장 장치를 구현한다. 기록 동작 직후에 단자들 사이의 전위차가 0.2 V를 갖도록 메모리 소자가 설계된다. 한편, 드레인과 소스 사이의 전위차 VDS와 그것에 흐르는 전류 IDS 사이의 관계로서 도 11에 각각 도시된 관계들을 갖도록 MOS 트랜지스터가 설계된다.
드레인과 소스 간의 전위차 VDS와 거기에 흐르는 전류 IDS 사이의 관계로서 도 11에 각각 도시된 관계들로부터 명백한 것처럼, MOS 트랜지스터의 게이트 전압이 일정 레벨에 유지되어, MOS 트랜지스터의 드레인과 소스 간에 인가된 전압이 증가됨에 따라 MOS 트랜지스터를 흐르는 전류도 증가한다.
또한, 메모리 소자 단자들 간의 전위차가 0.2 V의 고정 레벨에 유지되면, MOS 트랜지스터의 드레인과 소스 간에 인가된 전압은 아래 주어진 수학식 2에 의해 표현될 수 있다.
또한, 재기록 동작을 수행하여 메모리 소자의 저항을 감소시키기 위해, 재기록 동작에서 이전 기록 동작의 전류보다 더 많은 전류를 흐르도록 하는 것이 필요하다. 부연하면, 수학식 2와, 드레인과 소스 간의 전위차 VDS와 거기에 흐르는 전류 IDS 사이의 관계로서의 도 11에 각각 도시된 관계들로부터 명백한 것처럼, 재기록 동작에서, 이전 기록 동작에서 MOS 트랜지스터의 드레인과 소스 간에 인가된 전압보다 더 높은 레벨에 MOS 트랜지스터의 드레인과 소스 간의 전압을 인가하는 것이 필요하다.
MOS 트랜지스터의 드레인과 소스 간의 전위차 = (비트와 소스 라인들 간의 전위차) - 0.2 V
상술된 점에 기초하여, 일례로서, 다음 설명은, MOS 트랜지스터의 게이트에 일정 전압을 인가하여 미리 결정된 설정값에 메모리 소자의 저항이 설정되는 경우 를 설명한다.
제2 실시예에서, 우선, 도 10b에 도시된 흐름도의 단계 'a'에서 제1 기록 동작을 수행하기 위해 초기 상태에서 MOS 트랜지스터의 드레인과 소스 간에 미리 결정된 전압이 인가된다. 그 다음, 도 10b에 도시된 흐름도의 다음 단계 'b'에서, 제1 기록 동작 직후에 메모리 소자에 나타난 저항을 측정하기 위해 제1 판독 동작이 수행된다. 판독 동작을 수행하기 위한 구체적 방법이 제1 실시예와 동일함을 주목한다.
그 다음, 도 10b에 도시된 흐름도의 다음 단계 'c'에서, 제1 판독 동작을 수행하여 이행되는 측정 결과로서 얻어지는 저항 Rcell은 설정값 Rth와 비교된다. 다음 2개의 경우들이 가능하다:
(1) Rcell과 Rth의 비교 결과가 Rcell > Rth 관계의 성립함을 나타내면, 기록 동작 시퀀스의 흐름은 도 10b에 도시된 흐름도의 단계 'd'로 진행한다. 단계 'd'에서, MOS 트랜지스터의 드레인과 소스 간에 인가된 전압이 다른 재기록 동작을 수행하기 위해 증가된다. 다른 재기록 동작이 수행된 후에, 판독 동작을 수행하여 이행되는 측정 결과로서 얻어지는 저장 Rcell은 설정값 Rth와 다시 비교된다.
(2) 한편, Rcell과 Rth의 비교 결과가 Rcell < Rth 관계가 성립함을 나타내면, 기록 동작 시퀀스의 흐름은 도 10b에 도시된 흐름도의 단계 'e'로 진행한다. 단계 'e'에서, 기록 동작 시퀀스의 실행이 종료된다.
도 12a는, 저항 R(저장 소자)과, MOS 트랜지스터의 드레인과 소스 간의 전위차 사이의 관계를 나타내는 도면임을 주목한다. 저항 R은, 기록 동작 직후에 메모 리 소자의 단자들 간에 나타나는 전위차 Vint 0.2 V를 나타내기 위해 설계되는 메모리 소자이다. 한편, 도 12b는, 저항 R(저장 소자)과, MOS 트랜지스터의 드레인과 소스 간의 전위차 사이의 관계를 나타내는 도면이다. 저항 R은, 기록 동작 직후에 메모리 소자의 단자들 간에 나타나는 전위차 Vint 0.4 V를 나타내도록 설계되는 메모리 소자이다.
메모리 소자의 저항 R(저장 소자)과, MOS 트랜지스터의 드레인과 소스 간의 전위차 사이의 관계들로서 도 12a와 도 12b에 도시된 관계들로부터 명백한 것처럼, 기록 동작 직후에 메모리 소자의 단자들 간에 나타난 전위차 Vint가 클수록, 저항 변화 비율이 더 커진다.
상술된 것처럼, 제1 실시예의 경우에, 기록 동작 중에, 메모리 소자 저항이 탐지되고, MOS 트랜지스터의 게이트에 인가된 전압을 조절하여 기록 동작이 수행된다. 한편, 제2 실시예의 경우, 기록 동작 시퀀스 동안, 메모리 소자 저항이 탐지되고, MOS 트랜지스터의 드레인과 소스 간에 인가된 전압을 조절하여 기록 동작이 수행된다. 그러므로, 어느 한 경우에도, 메모리 소자의 저항과 설정값 사이의 불일치는 메모리 소자의 저항의 제어성을 향상시키기 위해 감소될 수 있다.
더 구체적으로 설명하면, 기록 동작 직후에 메모리 소자의 단자들 간에 나타나는 전위차가 이상적인 값 0.2 V로부터 +5%만큼 이동되었어도, 도 10a에 도시된 흐름도에 표현된 기록 동작 시퀀스에 따라서 기록 동작을 수행하여, 메모리 소자의 저항은 5.92 KΩ에 설정될 수 있다. 그 때 MOS 트랜지스터의 게이트에 인가된 전압이 0.91 V임을 주목한다.
또한, 기록 동작 직후의 메모리 소자의 단자들 간에 나타난 전위차가 이상적인 값 0.2 V로부터 -5%만큼 이동되어도, 도 10a에 도시된 흐름도에 의해 표현된 기록 동작 시퀀스에 따른 기록 동작을 이행하여, 메모리 소자의 저항은 5.83 KΩ에 설정될 수 있다. 그 때, MOS 트랜지스터의 게이트에 인가된 전압이 0.87 V임을 주목한다.
부연하면, 기록 동작 직후에 메모리 소자의 단자들 간에 나타나는 전위차의 값들 중에 이상적인 값 0.2 V에 대해서 약 ±5%의 편차가 있어도, 도 10a에 도시된 흐름도에 표현된 기록 동작 시퀀스에 따라 기록 동작을 수행하여, 메모리 소자의 저항은 5.83 KΩ 내지 5.92 KΩ 범위의 값에 설정될 수 있다.
기록 동작 직후에 메모리 소자의 단자들 간에 존재하는 저항의 편차를 감소시키기 위해, 기록 동작 시퀀스 동안에, 메모리 소자의 저항이 탐지되고, MOS 트랜지스터의 게이트에 인가된 전압을 조절하여 기록 동작이 수행된다. 제2 실시예의 경우, 기록 동작 시퀀스 동안, 메모리 소자의 저항은 탐지되고, MOS 트랜지스터이 드레인과 소스 간에 인가된 전압을 조절하여 기록 동작이 수행된다.
더 구체적으로 설명하면, 기록 동작들이 M 메모리 소자들에서 수행되고, 이들 각각은 설정값이 6.0 KΩ이고 게이트 전압이 0.89 KΩ인 조건 하에 메모리 셀에서 채택된다는 것을 가정하자. 이 경우, 또한 기록 동작 직후에 메모리 단자들 간에 나타나는 전위차가 상술된 경우들과 같이 이상적인 값 0.2 V로부터 ±5%만큼 이동된다는 것을 가정하자. 이들 가정에서, 기록 동작 직후에 메모리 소자에 나타난 저항은 5.50 KΩ 내지 6.25 KΩ 범위의 값에 설정된다. 도 13a는 메모리 소자의 저항으로서 그 범위의 값들에 설정된 저항들의 편차 분포를 나타내는 도면이다.
메모리 소자에 나타난 저항의 편차 분포로서 도 13a에 도시된 분포에 의해 표현되는 편차가 종래 기술에서 기록 동작 시퀀스의 결과로서 메모리 소자에 나타난 저항의 편차들에 대응함을 주목한다. 종래 기술의 기록 동작 시퀀스에 따라서, 그 시퀀스 동안 MOS 트랜지스터의 전압을 조절하지 않고 기록 동작들이 수행된다.
도 10a에 도시된 기록 동작 시퀀스의 실행에 따라 메모리 소자가 설정값 Rth보다 더 큰 저항 Rcell (Rcell > Rth)을 나타내는 메모리 셀에서 재기록 동작이 수행되면, MOS 트랜지스터의 게이트에 전압 0.90 V를 인가하여, 메모리 소자는 재기록 동작 직후에 5.35 KΩ 내지 6.08 KΩ의 범위의 값을 갖는 저항을 나타낸다. 메모리 소자가 설정값 Rth보다 여전히 더 큰 저항 Rcell (Rcell > Rth)을 나타내는 메모리 셀은, 도 13a의 참조 부호 Z로 표시되는 메모리 소자를 갖는 메모리 셀이다. 각각이 5.35 KΩ 내지 6.08 KΩ의 범위의 값을 갖는 저항을 나타내는 메모리 소자들 간의 저항의 편차가 도 13b에 도시된다.
기록 동작 직후에 메모리 소자(도면에서 참조 부호 Z로 표시된 메모리 소자들은 제외함)에 나타난 저항 편차 분포로서 도 13a에 도시된 편차 분포를 기록 동작 직후에 메모리 소자에 나타난 저항들의 편차 분포에 포개놓으면, 도 13c에 도시된 편차 분포가 얻어진다. 도 13c에 도시된 편차 분포는 도 10a에 도시된 기록 동작 시퀀스의 실행 결과로서, 메모리 소자들에 나타난 저항 편차 분포이다. 도 13c로부터 명백한 바와 같이, 메모리 소자들에 나타난 저항들 사이에 편차 분포의 범위가 더 좁아진다.
기록 동작 중에 메모리 셀에 인가된 전압과, 메모리 셀을 통해 흐르는 전류를 제어하여, 기록 동작 직후에 메모리 셀의 메모리 소자에 나타난 저항은 서로 복수 개의 상이한 레벨들에 설정될 수 있다. 3 개 이상의 상이한 값들의 정보가, 기록 동작 직후에 나타난 작고 큰 저항 상태들에 대응하는 복수 개의 레벨들과 상이한 값들의 정보를 연관시켜, 메모리 셀에 채택된 메모리 소자에 저장될 수 있는 기술이 제안되어 왔다. 그런 기술에 대한 추가 정보는, 일본특허출원번호 제2004-124543호를 참고하라.
상술된 기술을 구현하기 위해, 제1과 제2 실시예 모두의 경우에 설정가능한 범위에서 N 설정값들 Rth이, 여기서 N ≥ 2, 탐색된다. N 설정값들 Rth를 가짐으로써, 기록 동작 직후에 나타난 저항의 값들은 서로 분리될 수 있다. 부연하면, (N + 1)개의 상이한 값들의 정보는 메모리 소자에 저장될 수 있다. (N + 1)개의 상이한 값들의 정보는 N개의 상이한 기록 상태들과 한 개의 삭제 상태를 나타낸다.
또한, 실시예들은 메모리 소자의 저항이 삭제 동작 시퀀스를 실행시키지 않고 제어되도록 하여, 기록 동작은 짧은 시간 내에 교정될 수 있다.
부연하면, 종래 기술의 기록 동작 교정에서, 기록 동작이 실패했을 때, 삭제 동작이 필요하다. 한편, 실시예들에 따르면, 메모리 소자의 저항을 조절하기 위해 기록 동작 시퀀스의 기록 동작 직후에 판독 동작이 각각 수행된다. 그러므로, 기록 동작은 짧은 시간 내에 교정될 수 있다.
당업자들이라면, 다양한 수정, 조합, 하위조합, 및 변경이, 첨부된 청구항들 또는 그 동격들의 범위 내에 있는 한, 설계 요구사항들과 다른 요인들에 종속하여 발생할 수 있슴을 이해할 것이다.
본 발명의 일 실시예에 의해 제공된 저장과 반도체 장치들에서, 저장 소자가 미리 결정된 설정값과 동일하도록 만들기 위해 각 저장 소자에 기록 동작이 수행되어, 저장 소자들(또는 메모리 소자들) 간의 저장 소자 저항의 편차가 감소될 수 있다.

Claims (5)

  1. 저장 장치로서,
    상기 제1 임계 신호와 적어도 동일한 전기 신호의 인가로 인해 큰 값에서 작은 값으로 변화하고, 제1 임계 신호의 극성에 반대되는 극성을 갖는 제2 임계 신호와 적어도 동일한 전기 신호의 인가로 인해 작은 값에서 큰 값으로 변화하는 저항을 나타내는 특성을 갖는 저장 소자;
    상기 저장 소자에 직렬로 접속된 회로 소자; 및
    미리 결정된 설정값보다 더 큰 저항에 상기 저장 소자를 설정하려는 시도에서 제1 기록 동작을 수행하고, n-번째 기록 동작 직후에, 여기서 n ≥ 1, 상기 저장 소자에 나타난 저항을 탐지하고, 상기 탐지된 저항과 상기 설정값을 비교하고, 비교 결과가 상기 n-번째 기록 동작 직후에 상기 저장 소자에 나타난 상기 저항이 상기 설정값보다 여전히 더 큼을 나타내면 (n+1)-번째 기록 동작을 수행하도록 구성되는 기록 제어 수단
    을 포함하는 저장 장치.
  2. 제1항에 있어서,
    상기 회로 소자는 단일극성 트랜지스터이고,
    상기 (n+1)-번째 기록 동작에서 상기 단일극성 트랜지스터의 게이트에 상기 기록 제어 수단에 의해 인가된 전압은 상기 n-번째 기록 동작에서 상기 단일극성 트랜지스터의 게이트에 상기 기록 제어 수단에 의해 인가된 전압보다 더 큰 저장 장치.
  3. 제1항에 있어서,
    상기 회로 소자는 단일극성 트랜지스터이고,
    상기 (n+1)-번째 기록 동작에서 상기 단일극성 트랜지스터의 드레인과 소스 사이에 나타나는 전압으로서 상기 기록 제어 수단에 의해 인가된 전압은 상기 n-번째 기록 동작에서 상기 단일극성 트랜지스터의 드레인과 소스 사이에 나타나는 전압으로서 상기 기록 제어 수단에 의해 인가되는 전압보다 더 큰 저장 장치.
  4. 제1항에 있어서,
    상기 저장 소자는 제1 전극, 제2 전극, 및 상기 제1과 제2 전극들에 의해 샌드위치되는 저장층을 포함하고,
    상기 제1 임계 신호와 적어도 동일한 전기 신호가 상기 제1과 제2 전극들 사이에 인가되면, 상기 저장 소자의 저항은 큰 값에서 작은 값으로 변화하고,
    상기 제2 임계 신호와 적어도 동일한 전기 신호가 상기 제1과 제2 전극 사이에 인가되면, 상기 저장 소자의 저항은 작은 값에서 큰 값으로 변화하는
    저장 장치.
  5. 저장 장치를 채택하는 반도체 장치로서,
    제1 임계 신호와 적어도 동일한 전기 신호의 인가로 인해 큰 값에서 작은 값으로 변화하고, 상기 제1 임계 신호의 극성에 반대되는 극성을 갖는 제2 임계 신호와 적어도 동일한 전기 신호의 인가로 인해 작은 값에서 큰 값으로 변화하는 저항을 나타내는 특성을 갖는 저장 소자;
    상기 저장 소자에 직렬로 접속된 회로 소자; 및
    미리 결정된 설정값보다 더 큰 저항에 상기 저장 소자를 설정하려는 시도에서 제1 기록 동작을 수행하고, n-번째 기록 동작 직후에, 여기서 n ≥ 1, 상기 저장 소자에 나타난 저항을 탐지하고, 상기 탐지된 저항과 상기 설정값을 비교하고, 비교 결과가 상기 n-번째 기록 동작 직후에 상기 저장 소자에 나타난 상기 저항이 상기 설정값보다 여전히 더 큼을 나타내면 (n+1)-번째 기록 동작을 수행하도록 구성되는 기록 제어 수단
    을 포함하는 반도체 장치.
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