KR20070006150A - Ｍｏｓ 제조 방법 - Google Patents
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Abstract
본 발명은 MOS 제조 방법에 관한 것으로, 특히 반도체 기판에 게이트 전극 영역이 오픈되며 질소를 함유한 버퍼막 패턴을 형성하는 단계와, 버퍼막 패턴의 오픈 영역에 의해 드러난 반도체 기판 표면에 게이트 절연막을 형성하고 게이트 절연막 상부에 게이트 전극을 형성하는 단계와, 게이트 전극 에지 부근과 버퍼막 패턴 하부의 반도체 기판 표면에 LDD 영역을 형성하는 단계와, 버퍼막 패턴 상부 일부와 게이트 전극 측면에 스페이서 절연막을 형성하는 단계와, 스페이서 절연막 에지 부근과 버퍼막 패턴 하부의 반도체 기판내에 소오스/드레인 영역을 형성하는 단계를 포함한다. 그러므로 본 발명은 게이트 전극 측면과 소오스/드레인 영역 상부면에 인장 스트레스 특성이 큰 버퍼막을 추가함으로써 소오스/드레인 영역 사이의 채널에 인가되는 스트레스를 낮추어 캐리어 이동도를 높일 수 있다.
MOS, 버퍼막, 인장 스트레스, 캐리어 이동도
Description
도 1a 내지 도 1f는 종래 기술에 의한 CMOS 소자의 제조 방법을 순차적으로 나타낸 공정 순서도,
도 2a 및 도 2b는 본 발명에 따른 CMOS 소자의 n형 MOS 및 p형 MOS 구조를 나타낸 수직 단면도,
도 3a 내지 도 3f는 본 발명의 일 실시예에 따라 CMOS 소자의 n형 MOS를 제조하는 과정을 순차적으로 나타낸 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 실리콘 기판 102 : 버퍼막 패턴
105 : 게이트 절연막 106a : 게이트 전극
108 : LDD 영역 110a, 112 : 스페이서 절연막
114 : 소오스/드레인 영역
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 MOS 소자의 수행 능력(device performance)을 향상시킬 수 있는 MOS 제조 방법에 관한 것이다.
고집적화된 이동통신 장치가 보편화되면서 낮은 전원의 CMOS 소자가 개발이 가속화되고 있다. 하지만, 저전원 CMOS 소자의 경우 낮은 누설 전류를 개선하기 위한 공정으로 인하여 상대적으로 소자의 수행 능력이 떨어지는 단점을 갖고 있다. 이러한 한계를 극복하기 위하여 Ge 이온을 주입하거나 Ge-Si 에피택셜막을 이용하여 스트레인드 실리콘(strained Si) 구조를 적용하여 낮은 누설 전류와 높은 수행 능력을 동시에 만족시키는 CMOS 소자가 연구, 개발되고 있다.
도 1a 내지 도 1f는 종래 기술에 의한 CMOS 소자의 제조 방법을 순차적으로 나타낸 공정 순서도이다. 이들 도면을 참조하면, 종래 기술에 의한 CMOS 소자의 n형 MOS 제조 방법은 다음과 같이 진행된다.
우선, 도면에 도시되지 않았지만, 반도체 기판으로서 실리콘기판에 리트로그레이드 웰(retro-grade well) 형성을 위한 이온 주입의 희생막으로 실리콘산화막(SiO2)을 증착하고 상기 웰, 필드 스탑(field stop), 그리고 채널 영역(channel region) 등의 이온 주입을 실시한 후에 실리콘산화막을 제거한다.
도 1a에 도시된 바와 같이, 반도체 기판으로서 실리콘기판(10) 상부에 화학기상증착(CVD : Chemical Vapor Deposition) 공정 등으로 게이트 절연막(12)으로서 실리콘산화막(SiO2)을 증착하고 그 위에 저압 화학기상증착(LP-CVD : Low Pressure CVD) 공정으로 게이트 전극(14)의 도전막으로서 도프트 폴리실리콘을 증착한다. 게이트 마스크를 이용한 사진 공정 및 RIE(Reactive Ion Etch) 등의 건식 식각 공정으로 도전막을 패터닝하여 게이트 전극(14)을 형성하고, 그 아래의 게이트 절연 막(12)을 패터닝한다.
게이트 전극(14) 사이드월 산화 공정을 수행하고, 게이트 전극(14)을 마스크로 삼아 n형 도펀트, 예를 들어 인(P) 또는 비소(As)를 저농도로 이온 주입하여 게이트 전극(14)에 의해 드러난 실리콘 기판(10) 표면에 LDD(Lightly Doped Drain) 영역(15)을 형성한다.
그리고 도 1b에 도시된 바와 같이, 상기 결과물 전면에 게이트 스페이서를 위하여 저압 화학기상증착(LP-CVD) 공정으로 제 1절연막(16), 예를 들어 TEOS를 증착하고 그 위에 제 2절연막(18), 예를 들어 실리콘질화막(Si3N4)을 증착한다.
이어서 도 1c에 도시된 바와 같이, 셀프 얼라인(self-aligne) RIE 등의 건식 식각 공정으로 제 2절연막 및 제 1절연막을 식각하여 게이트 전극(14) 양측벽에 스페이서 절연막(16a, 18a)을 형성한다.
그 다음 도 1d에 도시된 바와 같이, 게이트 전극(14) 및 스페이서 절연막(16a, 18a)을 마스크로 삼아 n형 도펀트, 예를 들어 인(P) 또는 비소(As)를 고농도로 이온 주입하여 스페이서 절연막(16a, 18a)에 의해 드러난 실리콘 기판(10)내에 소오스/드레인 영역(20)을 형성한다.
그 다음 도 1e에 도시된 바와 같이, 상기 결과물 전면에 낮은 누설 전류 특성을 높이기 위하여 실리사이드 공정을 적용하지 않고 저압 화학기상증착(LP-CVD) 공정으로 식각 정지막(22)으로서 실리콘질화막(Si3N4)을 증착한다.
그리고나서 도 1f에 도시된 바와 같이, 식각 정지막(22) 상부에 화학기상증착(CVD) 공정으로 층간 절연막(미도시됨)으로서 BPSG 등을 증착하고, 그 위에 캐핑 막(미도시됨)으로서 TEOS/SiH4를 증착한 후에 이들 캐핑막부터 층간 절연막, 식각 정지막(22)에 소오스/드레인 영역(20) 또는 게이트 전극(14)이 오픈되는 콘택홀을 형성한다. 이후 도프트 폴리실리콘 등의 도전막을 콘택홀에 갭필하고 화학적기계적연마(CMP : Chemical Mechanical Polishing) 공정으로 도전막 표면을 평탄화하여 콘택 전극(24)을 형성한다.
이와 같은 종래 기술의 제조 방법에 의해 제조된 CMOS 소자의 n형 MOS는 LDD 영역(15) 및 소오스/드레인 영역(20) 사이의 채널(b)에 펀치쓰루로 인해 스트레스가 높아져 캐리어 이동도가 낮아지며 이로 인해 CMOS 소자의 수행 능력이 저하되는 문제점이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 게이트 전극 측면과 소오스/드레인 영역 상부면에 인장 스트레스 특성이 큰 버퍼막을 추가함으로써 소오스/드레인 영역 사이의 채널에 인가되는 스트레스를 낮추어 캐리어 이동도를 높일 수 있는 MOS 소자 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판에 MOS 소자를 제조하는 방법에 있어서, 반도체 기판에 게이트 전극 영역이 오픈되며 질소를 함유한 버퍼막 패턴을 형성하는 단계와, 버퍼막 패턴의 오픈 영역에 의해 드러난 반도체 기판 표면에 게이트 절연막을 형성하고 게이트 절연막 상부에 게이트 전극을 형성하는 단계와, 게이트 전극 에지 부근과 버퍼막 패턴 하부의 반도체 기판 표면에 LDD 영역을 형성하는 단계와, 버퍼막 패턴 상부 일부와 게이트 전극 측면에 스페이서 절연 막을 형성하는 단계와, 스페이서 절연막 에지 부근과 버퍼막 패턴 하부의 반도체 기판내에 소오스/드레인 영역을 형성하는 단계를 포함한다.
상기 목적을 달성하기 위하여 본 발명의 다른 방법은, 반도체 기판에 MOS 소자를 제조하는 방법에 있어서, 반도체 기판에 게이트 전극 영역이 오픈되며 질소를 함유한 버퍼막 패턴을 형성하는 단계와, 버퍼막 패턴에 의해 드러난 반도체 기판 표면에 게이트 절연막을 형성하고 게이트 절연막 상부에 게이트 전극을 형성하는 단계와, 게이트 전극 에지 부근과 버퍼막 패턴 하부의 반도체 기판 표면에 LDD 영역을 형성하는 단계와, 버퍼막 패턴 상부 일부와 상기 게이트 전극 측면에 스페이서 절연막을 형성하는 단계와, 스페이서 절연막 에지 부근과 버퍼막 패턴 하부의 반도체 기판내에 소오스/드레인 영역을 형성하는 단계와, 버퍼막 패턴에 이온을 주입하는 단계를 포함한다.
이하, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 본 발명의 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 더욱 상세히 설명하기로 한다.
도 2a 및 도 2b는 본 발명에 따른 CMOS 소자의 n형 MOS 및 p형 MOS 구조를 나타낸 수직 단면도이다.
도 2a를 참조하면, 본 발명에 따라 제조된 n형 MOS는 반도체 기판으로서 실리콘 기판(100) 상부에 순차 적층되게 게이트 절연막(105)과 게이트 전극(106a)이 형성되어 있으며, 게이트 전극(106a) 에지 부근과 버퍼막(102) 패턴 하부의 실리콘 기판(100) 표면에 LDD 영역(108)이 형성되어 있다. LDD 영역(108)(또는 소오스/드레인 영역)의 상부면과 게이트 전극(106a)의 하부 측면에 높은 인장 스트레스(tensile stress) 특성을 갖는 버퍼막(102) 패턴이 형성되어 있으며 버퍼막(102) 패턴의 상부 일부에서 게이트 전극(106a)의 상부 측면에 스페이서 절연막(110a, 112)이 형성되어 있다. 스페이서 절연막(110a, 112) 에지 부근과 버퍼막(102) 패턴 하부의 실리콘 기판(100) 내에 소오스/드레인 영역(114)이 형성되어 있다.
본 발명에서, 버퍼막(102) 패턴은 실리콘질화막(Si3N4) 또는 실리콘 산화질화막(SiON)으로 형성된다. 그리고 버퍼막(102) 패턴은 게이트 전극(106a)보다 낮게 형성되는데, 바람직하게 500Å∼1500Å 두께로 형성된다.
그러므로 본 발명에 따른 n형 MOS는 게이트 전극(106a)의 하부 측면과 소오스/드레인 영역(114) 상부면에 인장 스트레스(tensile stress) 특성이 큰 버퍼막(102) 패턴을 추가함으로써 소오스/드레인 영역(114) 사이의 채널(c) 방향으로 인가되는 구조물의 스트레스를 낮추어 캐리어(전자) 이동도를 높이면서 소오스/드레인 영역(114)의 누설 전류 특성을 낮출 수 있다.
도 2b를 참조하면, 본 발명에 따라 제조된 p형 MOS는 반도체 기판으로서 실리콘 기판(200) 상부에 순차 적층되게 게이트 절연막(204)과 게이트 전극(206)이 형성되어 있으며, 게이트 전극(206) 에지 부근에 드러난 실리콘 기판(200) 표면에 LDD 영역(208)이 형성되어 있다. LDD 영역(208)(또는 소오스/드레인 영역)의 상부면과 게이트 전극(206)의 하부 측면에 높은 인장 스트레스 특성을 갖는 버퍼막(202) 패턴이 형성되어 있으며 버퍼막(202) 패턴의 상부 일부에서 게이트 전극 (206)의 상부 측면에 스페이서 절연막(210, 212)이 형성되어 있다. 스페이서 절연막(210, 212) 에지 부근에 드러난 실리콘 기판(200) 내에 소오스/드레인 영역(214)이 형성되어 있다. 게다가, 본 발명의 p형 MOS의 게이트 전극(206) 하부의 채널 영역(d)에 Ge 등의 이온이 주입되어 버퍼막(202) 패턴의 인장 스트레스에 의한 스트레스를 완화시킨다.
본 발명에서, p형 MOS의 버퍼막(202) 패턴역시 실리콘질화막(Si3N4) 또는 실리콘 산화질화막(SiON)으로 형성된다. 그리고 버퍼막(202) 패턴은 게이트 전극(206)보다 낮게 형성되는데, 바람직하게 500Å∼1500Å 두께로 형성된다.
이로 인해 본 발명의 p형 MOS는 채널 영역(d)에서 낮은 압축 스트레스(compressive stress)가 유도되므로 캐리어(홀) 이동도를 높이면서 소오스/드레인 영역(214)의 누설 전류 특성을 낮출 수 있다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따라 CMOS 소자의 n형 MOS를 제조하는 과정을 순차적으로 나타낸 공정 순서도이다. 이들 도면을 참조하면, 본 발명의 일 실시예에 따른 CMOS 소자의 n형 MOS 제조 방법은 다음과 같이 진행된다.
우선, 도면에 도시되지 않았지만, 반도체 기판으로서 실리콘기판에 리트로그레이드 웰 형성을 위한 이온 주입의 희생막으로 실리콘산화막(SiO2)을 증착하고 상기 웰, 필드 스탑, 그리고 채널 영역 등의 이온 주입을 실시한 후에 실리콘산화막을 제거한다.
도 3a에 도시된 바와 같이, 반도체 기판으로서 실리콘기판(100) 상부에 저압 화학기상증착(LP-CVD) 또는 열 화학기상증착(thermal CVD) 공정으로 인장 스트레스 특성이 큰 버퍼막(102)으로서 실리콘질화막(Si3N4)을 증착한다. 예를 들어, 버퍼막(102)인 실리콘질화막(Si3N4)의 증착 공정은 700°∼800°증착 온도로 하며 룸 온도에서의 스트레스를 1.2×E10∼1.8×E10 dyn/㎠ 등으로 한다. 이에 따라, 실리콘질화막(Si3N4)의 버퍼막(102)은 2.8∼3.1g/㎤의 밀도와, 6∼7 유전 상수를 가지며 ∼1×E7 V/㎝의 스트레스 강도를 갖는다. 이때, 저압 화학기상증착(LP-CVD) 또는 열 화학기상증착(thermal CVD) 공정으로 증착된 실리콘질화막(Si3N4)의 경우 ∼1×E7 V/㎝의 인장 스트레스 강도를 갖기 때문에 일반 플라즈마 인핸스드 화학기상증착(PE-CVD) 공정으로 증착된 실리콘질화막(Si3N4)의 ∼1×E6 V/㎝의 스트레스 강도에 비해 높은 인장 스트레스 특성을 갖는다.
본 실시예에서, 버퍼막(102)은 실리콘질화막(Si3N4) 대신에 실리콘 산화질화막(SiON)으로 형성될 수 있고, 이후 형성될 게이트 전극보다 낮게 형성되는데, 바람직하게 500Å∼1500Å 두께로 형성된다.
그리고 버퍼막(102) 위에 사진 공정으로 포토레지스트를 도포하고 MOS 트랜지스터의 게이트 영역을 정의하는 반전 게이트 마스크(inverse gate mask)를 이용한 노광 및 현상 공정을 진행하여 포토레지스트 패턴(104)을 형성한다.
포토레지스트 패턴(104)에 의해 버퍼막(102)을 RIE 등의 건식 식각하여 이후 형성될 게이트 전극 부위의 실리콘 기판(100)을 오픈시키고, 에싱(ashing) 공정으로 포토레지스트 패턴(104)을 제거한다. 이로 인해, 버퍼막(102) 패턴은 이후 형성될 게이트 전극 측면 및 소오스/드레인 영역의 상부 일부의 위치에 해당하는 실리콘 기판(100) 위에 형성된다.
그 다음 도 3b에 도시된 바와 같이, 상기 버퍼막(102) 패턴에 의해 드러난 실리콘 기판(100) 표면에 화학기상증착(CVD) 공정 등으로 게이트 절연막(105)으로서 실리콘산화막(SiO2)을 증착하고, 저압 화학기상증착(LP-CVD) 공정으로 게이트 전극용 도전막(106)으로서 도프트 폴리실리콘을 2000Å∼2500Å 두께 버퍼막(102) 패턴의 공간에 증착한다. 도전막(106) 상부에 사진 공정으로 포토레지스트를 도포하고 MOS 트랜지스터의 게이트 영역을 정의하는 게이트 마스크를 이용한 노광 및 현상 공정을 진행하여 포토레지스트 패턴(108)을 형성한다.
도 3c에 도시된 바와 같이 포토레지스트 패턴을 이용한 RIE 등의 건식 식각 공정으로 도전막(106)을 건식 식각하여 게이트 전극(106a)을 형성한다. 이때, 식각 타겟은 버퍼막(102) 표면까지로 한다. 본 실시예에서, 게이트 전극(106a)은 상부면에서 중앙보다 에지가 높은 단차를 갖는다.
그 다음 게이트 전극(14) 사이드월 산화 공정을 수행하고, 도 3d에 도시된 바와 같이, 게이트 전극(106a)을 마스크로 삼아 n형 도펀트, 예를 들어 인(P) 또는 비소(As)를 저농도로 이온 주입하여 게이트 전극(106a) 에지와 버퍼막(102) 패턴 하부의 실리콘 기판(100) 표면에 LDD 영역(108)을 형성한다.
그리고 게이트 전극(106a) 상부 및 측면과 버퍼막(102) 상부면에 게이트 스페이서를 위하여 저압 화학기상증착(LP-CVD) 공정으로 제 1절연막(110)으로서, TEOS를 증착한다.
계속해서 도 3e에 도시된 바와 같이, 저압 화학기상증착(LP-CVD) 공정으로 제 2절연막으로서 실리콘질화막(Si3N4)을 증착한 후에, 셀프 얼라인드 RIE 등의 건 식 식각 공정으로 제 2절연막 및 제 1절연막을 식각하여 게이트 전극(106a) 양측벽에 스페이서 절연막(110a, 112)을 형성한다.
그 다음 도 3f에 도시된 바와 같이, 게이트 전극(106a) 및 스페이서 절연막(110a, 112)을 마스크로 삼아 n형 도펀트, 예를 들어 인(P) 또는 비소(As)를 고농도로 이온 주입하여 스페이서 절연막(110a, 112) 에지와 버퍼막(102) 패턴 하부의 실리콘 기판(100)내에 소오스/드레인 영역(114)을 형성한다.
그리고나서, 상기 결과물 전면에 화학기상증착(CVD) 공정으로 층간 절연막(미도시됨)으로서 BPSG 등을 증착하고, 그 위에 캐핑막(미도시됨)으로서 TEOS/SiH4를 증착한 후에 이들 캐핑막부터 층간 절연막, 또는 버퍼막(102)에 소오스/드레인 영역(114) 또는 게이트 전극(106a)이 오픈되는 콘택홀(미도시됨)을 형성한다. 이후 도프트 폴리실리콘 등의 도전막을 콘택홀에 갭필하고 화학적기계적연마(CMP) 공정으로 도전막 표면을 평탄화하여 도 3g와 같이 소오스/드레인 영역(114) 또는 게이트 전극(106a)과 수직으로 연결되는 콘택 전극(116)을 형성한다.
그러므로, 본 발명의 일 실시예에 따른 CMOS 소자의 n형 MOS 제조 방법에 의해 버퍼막(102)은 인장 스트레스 특성을 갖으며 하부 실리콘 기판(100)은 격자 구조 차이(lattice space difference)에 의해 상대적으로 압축 스트레스를 갖게 된다. 이로 인해 게이트 전극(106a) 하부의 채널 영역에 단축(uniaxial)의 낮은 인장 스트레스가 유도되어 채널 영역의 전자 이동도(electron mobility)를 개선할 수 있다.
한편, 상술한 본 발명의 제조 방법에서 n형 MOS의 제조 방법에 대해서만 설 명하였지만, 도 2b의 p형 MOS도 상술한 제조 방법과 동일한 제조 공정 순서에 따라 제조할 수 있다. 다만, 소오스/드레인 영역의 이온 주입 공정 이전 또는 이후에 Ge 등의 이온을 소오스/드레인 영역의 버퍼막(202) 패턴에 주입시켜 p형 MOS의 버퍼막(102)의 인장 스트레스 특성을 완화시키며 하부 실리콘 기판(100)의 격자 구조 차이(lattice space difference)에 의해 게이트 전극(206) 하부의 채널 영역(d)에 낮은 압축 스트레스가 유도되어 채널 영역의 홀 이동도(hole mobility)를 개선할 수 있다.
이상 설명한 바와 같이, 본 발명은 게이트 전극을 형성하기 전에, 게이트 전극 하부 측면과 소오스/드레인 영역(또는 LDD 영역) 상부면에 인장 스트레스 특성이 큰 버퍼막 패턴을 형성함으로써 소오스/드레인 영역 사이의 채널에 인가되는 스트레스를 낮추어 캐리어(전자 또는 홀) 이동도를 높일 수 있어 CMOS 소자의 수행 능력을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (9)
- 반도체 기판에 MOS 소자를 제조하는 방법에 있어서,상기 반도체 기판에 게이트 전극 영역이 오픈되며 질소를 함유한 버퍼막 패턴을 형성하는 단계와,상기 버퍼막 패턴의 오픈 영역에 의해 드러난 반도체 기판 표면에 게이트 절연막을 형성하고 상기 게이트 절연막 상부에 게이트 전극을 형성하는 단계와,상기 게이트 전극 에지 부근과 상기 버퍼막 패턴 하부의 반도체 기판 표면에 LDD 영역을 형성하는 단계와,상기 버퍼막 패턴 상부 일부와 상기 게이트 전극 측면에 스페이서 절연막을 형성하는 단계와,상기 스페이서 절연막 에지 부근과 상기 버퍼막 패턴 하부의 반도체 기판내에 소오스/드레인 영역을 형성하는 단계를 포함하는 MOS 제조 방법.
- 제 1항에 있어서,상기 버퍼막 패턴은 실리콘질화막 또는 실리콘 산화질화막인 것을 특징으로 하는 MOS 제조 방법.
- 제 1항에 있어서,상기 버퍼막 패턴은 500Å∼1500Å 두께를 갖는 것을 특징으로 하는 MOS 제조 방법.
- 제 1항에 있어서,상기 버퍼막 패턴은 상기 게이트 전극의 상부 측면보다 낮게 형성되는 것을 특징으로 하는 MOS 제조 방법.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 버퍼막 패턴은 저압 화학기상증착 또는 열 화학기상증착 공정에 의해 증착되는 것을 특징으로 하는 MOS 제조 방법.
- 제 1항에 있어서,상기 MOS는 n형 또는 p형 MOS인 것을 특징으로 하는 MOS 제조 방법.
- 제 1항에 있어서,상기 게이트 전극은 상부면에서 중앙보다 에지가 높은 단차를 갖는 것을 특징으로 하는 MOS 제조 방법.
- 제 1항에 있어서,상기 방법은,상기 소오스/드레인 영역을 형성하는 단계이후에,상기 버퍼막 패턴에 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 MOS 제조 방법.
- 제 8항에 있어서,상기 버퍼막 패턴에 주입되는 이온은, Ge인 것을 특징으로 하는 MOS 제조 방법.
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