KR20070002700A - Method for forming transistor of semiconductor device - Google Patents
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Abstract
Description
도 1a 내지 도1c는 종래 트랜지스터 형성 방법을 도시한 공정 개략도이다.1A to 1C are process schematic diagrams showing a conventional transistor forming method.
도 2a 내지 도 2h는 본 발명에 의한 트랜지스터 형성 방법을 도시한 공정 개략도이다.2A to 2H are process schematic diagrams illustrating a method for forming a transistor according to the present invention.
< 도면의 주요 부분에 대한 간단한 설명 ><Brief description of the main parts of the drawing>
1, 111: 반도체 기판 3, 121: 게이트 산화막1, 111:
5, 123: 다결정 폴리실리콘층 7, 125: 금속층5, 123:
9, 127: 하드마스크막 11: 재산화막9, 127: Hard Mask Film 11: Property Paint
13: 스페이서 15: 이온주입 영역13: spacer 15: ion implantation region
113: 게이트 라인 형성용 절연막층113: insulating film layer for forming a gate line
113-1: 게이트 라인 형성용 절연막 패턴113-1: Insulation Pattern for Gate Line Formation
115: 포토레지스트 패턴 117: 질화막115: photoresist pattern 117: nitride film
117-1: 질화막 패턴 119: 리세스 게이트 영역117-1: nitride film pattern 119: recess gate region
본 발명은 반도체 소자의 트랜지스터 형성 방법에 관한 것으로, 게이트 라인 형성용 트렌치 내부에 측벽 질화막 패턴을 형성한 다음, 이를 식각 마스크로 이용하여 리세스 게이트 영역을 형성함으로써, 리세스 게이트 및 게이트 라인 간 정렬 오차(misalignment)를 개선할 수 있는 반도체 소자의 트랜지스터 형성 방법에 관한 것이다.BACKGROUND OF THE
오늘날, 반도체 소자의 응용 분야가 확장됨에 따라, 제조 원가는 낮으면서, 집적화 및 전기적 특성은 향상된 대용량의 반도체 소자를 제조하기 위한 공정 설비나, 공정 기술의 개발이 절실히 요구되고 있다. 이와 관련하여, 사진식각공정(photo-lithography) 공정, 셀 구조 및 배선 형성 물질과 절연막 형성 물질의 물성 한계 등을 개선하여 안정된 공정 조건을 얻기 위한 연구가 다각적으로 이루어지고 있다.As the field of application of semiconductor devices expands today, there is an urgent need for development of process equipment or process technologies for manufacturing high-capacity semiconductor devices with low manufacturing costs and improved integration and electrical properties. In this regard, various studies have been conducted to obtain stable process conditions by improving photo-lithography processes, cell structures, physical property limits of wiring forming materials and insulating film forming materials, and the like.
한편, 반도체 소자의 고집적화로, 반도체 소자의 게이트 라인 선폭, 게이트 라인의 유전막 두께 등과 같은 물리적 단위(physical dimension)를 포함하는 트랜지스터 크기가 감소하면서, 소오스/드레인 영역의 공핍 영역이 채널속으로 침투하여, 유효 채널 길이가 감소하는 단채널(short channel) 효과가 유발되었다.On the other hand, due to the high integration of the semiconductor device, the transistor size including physical dimensions such as the gate line line width of the semiconductor device and the dielectric film thickness of the gate line is reduced, while the depletion region of the source / drain region penetrates into the channel. In other words, a short channel effect is induced in which the effective channel length is reduced.
이에 따라, 반도체 소자의 데이터 보유 시간(retention time)을 확보하는 것이 어려워졌을 뿐만 아니라, 공정 마진이 감소하여 접합 누설(junction leakage) 전류가 증가하였다.As a result, it is not only difficult to secure the data retention time of the semiconductor device, but also the process margin is reduced to increase the junction leakage current.
상기 단채널 효과를 개선하기 위하여, 종래 얇은 접합(shallow junction) 공정과 더불어 채널 영역 하부에 반대 도전형의 불순물을 주입하는 방법을 도입하였 으나, 오히려 상기 불순물들이 확산되면서 소오스/드레인 영역 간 펀치 쓰루(punch through)를 발생시켜, 소자의 오작동이 유발되었다.In order to improve the short channel effect, a conventional method of injecting an impurity of opposite conductivity type into the lower portion of the channel region together with a shallow junction process has been introduced, but rather the punch through between source / drain regions as the impurities diffuse. (punch through) was generated, causing malfunction of the device.
이와 관련하여, 게이트 선폭에 대한 유효 채널 길이를 확보하기 위한 또 다른 방법으로, 리세스 게이트를 포함하는 트랜지스터 구조 및 소오스/드레인 영역을 기판 표면에 형성하는 트랜지스터 구조가 개발되었다. In this regard, as another method for securing an effective channel length for the gate line width, a transistor structure including a recess gate and a transistor structure for forming a source / drain region on the substrate surface have been developed.
이때, 상기 소오스/드레인 영역을 기판 표면에 형성하는 트랜지스터 구조의 경우, 표면에 실리콘 에피텍셜층을 형성하는 단계를 더 포함해야 하기 때문에 공정 단계 및 공정 비용이 증가하는 단점이 있다. In this case, the transistor structure for forming the source / drain region on the substrate surface has a disadvantage in that the process step and the process cost are increased because the step of forming a silicon epitaxial layer on the surface should be further included.
이에, 종래 공정 방법을 적용할 수 있는 리세스 게이트 영역을 포함하는 트랜지스터 형성 방법이 보다 많이 사용된다. 상기 리세스 게이트 영역을 포함하는 트랜지스터 형성 방법은 건식 식각 공정에 의해 활성 영역 상에 소오스/드레인 영역의 접합 깊이보다 깊은 두께의 얇은 트렌치를 형성하여 유효 채널 길이를 늘이는 방법이다.Therefore, a transistor forming method including a recess gate region to which a conventional process method can be applied is used more. The transistor forming method including the recess gate region is a method of increasing the effective channel length by forming a thin trench having a thickness deeper than the junction depth of the source / drain regions on the active region by a dry etching process.
전술한 바와 같은 종래 기술에 의한 리세스 게이트 영역을 포함하는 트랜지스터 형성 방법을 첨부된 도면 1a 내지 1c를 참조하여 상세하게 설명한다. A method of forming a transistor including a recess gate region according to the related art as described above will be described in detail with reference to FIGS. 1A to 1C.
도 1a을 참조하면, 소자분리영역(미도시)이 구비된 반도체기판(1)의 활성 영역(미도시) 상부를 식각하여 리세스 게이트 영역(미도시)을 형성한 다음, 상기 리세스 게이트 영역이 형성된 결과물 구조에 대하여 게이트 산화막(미도시), 다결정 폴리실리콘층(미도시), 금속층(미도시) 및 하드마스크 질화막(미도시)의 순차적으로 형성한다.Referring to FIG. 1A, an upper portion of an active region (not shown) of a
그리고 상기 구조물들을 식각하여 게이트 산화막 패턴(3), 다결정 폴리실리콘층 패턴(5), 금속층 패턴(7) 및 하드마스크 질화막 패턴(9)이 순차적으로 적층된 게이트 라인 패턴을 형성한다.The structures are etched to form a gate line pattern in which the
상기 도 1a의 게이트 라인 패턴이 형성된 반도체기판(1)을 적정온도의 산소 분위기에서 어닐링하여 게이트 재산화막(gate reoxidation)(11)을 형성한다.The
그 다음, 상기 도 1b의 게이트 재산화막(11)을 포함하는 구조물 전면에 절연막(미도시)을 형성한 다음, 전면 식각하여 도 1c에 도시된 바와 같이 상기 게이트 라인 패턴 측벽에 스페이서(13)를 형성한다. 상기 스페이서(13)를 이용하는 자기정렬(self align) 방법으로 이온 주입하여 소오스/드레인 영역(15)을 형성한다.Next, an insulating film (not shown) is formed on the entire surface of the structure including the
하지만, 상기 리세스 게이트 영역을 포함하는 트랜지스터의 형성 방법은 통상적으로 (i) 소자분리영역이 구비된 반도체 기판의 활성 영역에 노광 및 식각 공정으로 리세스 게이트 영역을 형성한 다음, (ii) 상기 리세스 게이트 영역 상에 게이트 라인을 형성하는 단계로 수행된다. 이때, 상기 각 구조물에 대한 노광 및 식각 공정은 서로 상이한 공정 조건으로 수행되기 때문에, 두 구조물 간에 정렬 오차(miss-align)가 발생하여 셀 트랜지스터의 문턱 전압(threshold voltage)이 불균일하게 상승한다. 그 결과, 안정된 동작을 수행하는 트랜지스터나 커패시터를 확보하는 것이 어려워, 반도체 소자의 수율은 감소한다. However, a method of forming a transistor including the recess gate region typically includes (i) forming a recess gate region in an active region of a semiconductor substrate provided with an isolation region by a process of exposure and etching, and then (ii) Forming a gate line on the recess gate region. In this case, since the exposure and etching processes of the respective structures are performed under different process conditions, a misalignment occurs between the two structures, resulting in an uneven increase in the threshold voltage of the cell transistor. As a result, it is difficult to secure a transistor or a capacitor that performs a stable operation, and the yield of the semiconductor element is reduced.
이에 본 발명자들은 상기와 같은 문제점에 대한 연구를 하던 중 고가의 장비 개발 없이도, 리세스 게이트 영역 및 게이트 라인 간 정렬 오차를 개선할 수 있는 반도체 소자의 트랜지스터 형성 방법을 개발하여 본 발명을 완성하였다.Accordingly, the present inventors have completed the present invention by developing a method of forming a transistor of a semiconductor device capable of improving alignment errors between a recess gate region and a gate line without developing expensive equipment.
본 발명은 상기와 같은 종래 트랜지스터 형성 공정 시 발생된 정렬 오차의 문제점을 해결하기 위하여 안출된 것으로서, 게이트 라인 형성용 트렌치 내부 측벽에 질화막 패턴을 형성한 다음, 이를 이용하여 리세스 게이트 영역을 형성함으로써, 신뢰도가 향상된 트랜지스터를 형성할 수 있는 방법을 제공하는 것을 목적으로 한다.The present invention has been made to solve the problem of alignment error occurred in the conventional transistor formation process as described above, by forming a nitride film pattern on the inner sidewall of the trench for forming a gate line, by using a recess gate region It is an object of the present invention to provide a method capable of forming a transistor having improved reliability.
상기 목적을 달성하기 위하여, 본 발명에서는In order to achieve the above object, in the present invention
반도체 기판 상부에 게이트 라인 형성용 절연막 패턴을 형성하는 단계; Forming an insulating film pattern for forming a gate line on the semiconductor substrate;
상기 절연막 패턴을 식각 마스크로 반도체 기판을 식각하여 트렌치를 형성하는 단계; Etching the semiconductor substrate using the insulating layer pattern as an etching mask to form a trench;
상기 구조물 전면에 질화막을 형성하는 단계; Forming a nitride film on the entire surface of the structure;
상기 질화막을 식각하여 트렌치에 측벽 질화막 패턴을 형성하는 단계; Etching the nitride film to form a sidewall nitride film pattern in the trench;
상기 측벽 질화막 패턴을 식각 마스크로 리세스 게이트 영역을 형성하는 단계; Forming a recess gate region using the sidewall nitride layer pattern as an etch mask;
상기 측벽 질화막 패턴 제거 후, 구조물 전면에 게이트 산화막 및 소정 두께의 다결정 폴리실리콘층을 형성하는 단계; After removing the sidewall nitride layer pattern, forming a gate oxide layer and a polycrystalline polysilicon layer having a predetermined thickness on an entire surface of the structure;
상기 다결정 폴리실리콘층 상부에 소정 두께의 평탄화된 금속층 및 하드마스크막을 순차적으로 형성하는 단계; 및 Sequentially forming a planarized metal layer having a predetermined thickness and a hard mask layer on the polycrystalline polysilicon layer; And
상기 하드마스크막을 식각 마스크로 상기 절연막 패턴 및 소정 두께의 반도 체 기판을 식각하여 게이트 라인을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 형성 방법을 제공한다.And forming a gate line by etching the insulating layer pattern and the semiconductor substrate having a predetermined thickness using the hard mask layer as an etch mask.
이하 본 발명을 도 2a 내지 도 2h를 이용하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to FIGS. 2A to 2H.
우선, 도 2a을 참조하면, 소자분리영역(미도시)이 구비된 반도체기판(111) 상에 게이트 라인 형성용 절연막층(113) 및 노광 및 현상 공정에 의한 포토레지스트 패턴(115)을 순차적으로 형성한다.First, referring to FIG. 2A, the
이때, 상기 절연막은 산화막(SiO2)을 이용하여 2000∼3000Å, 바람직하게는 2500Å두께로 형성한다.In this case, the insulating film is formed to have a thickness of 2000 to 3000 kPa, preferably 2500 kPa using an oxide film (SiO 2 ).
상기 도 2a의 포토레지스트 패턴을 식각 마스크로 이용하여 절연막 패턴(113-1)을 형성한 다음, 상기 절연막 패턴(113-1)을 식각 마스크로 이용하여 반도체 기판의 활성 영역(미도시) 영역에 게이트 라인 형성용 트렌치(미도시)를 형성한다.An insulating film pattern 113-1 is formed using the photoresist pattern of FIG. 2A as an etching mask, and then an active region (not shown) of the semiconductor substrate is formed using the insulating film pattern 113-1 as an etching mask. A gate line forming trench (not shown) is formed.
이때, 상기 트렌치는 상기 절연막 패턴 상부에서부터 3000∼5000Å, 바람직하게는 4000Å 깊이를 가지는 것이 바람직하다.In this case, the trench preferably has a depth of 3000 to 5000 kPa, preferably 4000 kPa from the top of the insulating film pattern.
상기 게이트 라인 형성용 트렌치(미도시)를 포함하는 구조물 전면에 도 2b에 도시한 바와 같이 질화막(117)을 형성한다.A
이어서, 상기 반도체 기판이 노출될 때까지 상기 질화막(117)에 대한 비등방성 건식 식각 공정을 수행하여 도 2c에 도시한 바와 같이 트렌치 내부 측면에 질화막 패턴(117-1)을 형성한다.Next, an anisotropic dry etching process is performed on the
상기 도 2c의 질화막 패턴(117-1)을 식각 마스크로 노출된 반도체 기판에 대한 식각 공정을 수행하여 도 2d에 도시한 바와 같이 리세스 게이트 영역(119)을 형성한다.An etching process is performed on the semiconductor substrate exposed to the nitride film pattern 117-1 of FIG. 2C with an etching mask to form a
상기 도 2d의 리세스 게이트 영역(119)을 포함하는 구조물 전면에 게이트 산화막(121)을 형성한 다음, 상기 게이트 산화막을 포함하는 구조물 전면에 평탄화된 다결정 폴리실리콘층(미도시)을 형성한다.A
상기 절연막 패턴(1131-1)을 식각 마스크로 이용하는 자기 정렬 식각 공정으로 상기 리세스 게이트 영역(119) 및 트렌치 영역을 식각하여 도 2f에 도시한 바와 같이 소정 두께를 가지는 다결정 폴리실리콘층(123)을 형성한다. A
이때, 상기 다결정 폴리실리콘층의 두께는 3000∼3500Å인 것이 바람직하다.At this time, the thickness of the polycrystalline polysilicon layer is preferably 3000 to 3500 Pa.
그 다음, 상기 도 2f의 다결정 폴리실리콘층(123) 상부에 도 2g에 도시한 바와 같이 상기 절연막 패턴(113-1)을 식각 마스크로 이용하는 자기 정렬 식각 공정으로 소정 두께의 평탄화된 금속층(125) 및 하드마스크막(127)을 순차적으로 형성한다.Next, the
그리고 도 2g의 구조물에 대한 선택적 식각 공정을 수행하여 반도체 기판(111)이 노출될 때까지 상기 절연막 패턴(113-1)을 모두 제거한 다음, 도 2h에 도시한 바와 같이 상기 하드마스크막(127)을 식각 마스크로 이용하는 자기 정렬 식각 방법으로 상기 반도체 기판(111)을 식각하여 게이트 라인(미도시)을 형성한다.After performing the selective etching process on the structure of FIG. 2G, all the insulating film patterns 113-1 are removed until the
이때, 상기 자기 정렬 식각 공정은 하드마스크막으로부터 5000∼8000Å, 바람직하게는 6500Å의 깊이를 반도체 기판 영역을 식각 타겟으로 설정하여 수행하는 것이 바람직하다.In this case, the self-aligned etching process may be performed by setting a semiconductor substrate region as an etching target at a depth of 5000 to 8000 Pa, preferably 6500 Pa, from the hard mask film.
그 다음, 상기 도 2h의 게이트 라인(미도시)이 형성된 반도체 기판(111)을 다량의 수소 분위기 하에서 산화시키는 선택적 산화(selective oxidation) 공정을 실시하여 게이트 라인(미도시) 주변에 재산화막(미도시)을 형성할 수도 있다.Next, a selective oxidation process is performed to oxidize the
상기 재산화 공정은 게이트전극 식각후 식각시 발생한 게이트 산화막에 생긴 미세 트렌치(micro trench) 및 손상을 회복시켜 주며, 반도체 기판(111)에 남아 있는 잔류 전극 물질을 산화시키고, 게이트 전극 가장자리에 있는 게이트 산화막의 두께를 증가시켜 반도체 소자의 신뢰성을 향상시킬 수 있다.The reoxidation process recovers micro trenches and damages in the gate oxide layer formed during the etching after the gate electrode is etched, oxidizes the remaining electrode material remaining on the
이 후, 상기 게이트 재산화막이 형성된 게이트 전극 전면에 절연막(미도시)을 형성한 다음, 결과 구조물 전면을 식각하여, 게이트 전극 패턴 측벽에 스페이서(미도시)를 형성한 다음, 상기 필드산화막(미도시) 및 스페이서(미도시)를 이용한 자기정렬 방법으로 이온 주입하여 소오스 및 드레인 영역을 형성하여 트랜지스터를 제조한다.After that, an insulating film (not shown) is formed over the gate electrode on which the gate reoxidation film is formed, and then, the entire structure is etched to form a spacer (not shown) on the sidewall of the gate electrode pattern, and then the field oxide film (not shown). Transistors are fabricated by ion implantation by means of a self-aligning method using an array) and a spacer (not shown) to form source and drain regions.
또한, 본 발명에서는 상기 방법을 이용하여 제조된 반도체 소자를 제공한다.In addition, the present invention provides a semiconductor device manufactured using the above method.
전술한 바와 같이, 본 발명에서는 게이트 라인 형성용 트렌치 내부 측벽에 질화막 패턴을 형성한 다음, 이를 이용하여 리세스 게이트 영역을 형성함으로써, 종래 트랜지스터 형성 공정 시 발생한 리세스 게이트 영역 및 게이트 라인 간 정렬 오차를 개선하여, 개선하여 트랜지스터의 문턱 전압의 불균일성을 개선할 수 있다.As described above, in the present invention, a nitride pattern is formed on the inner sidewall of the trench for forming the gate line, and then a recess gate region is formed using the nitride layer pattern, thereby forming an alignment error between the recess gate region and the gate line generated in the conventional transistor forming process. It can be improved to improve the nonuniformity of the threshold voltage of the transistor.
상기와 같이 본 발명에서는 게이트 라인 형성용 트렌치 내부 측벽에 질화막 패턴을 형성한 다음, 이를 이용하여 리세스 게이트 영역을 형성하여, 종래 트랜지스터 형성 공정 시 발생한 리세스 게이트 영역 및 게이트 라인 간 정렬 오차를 개선함으로써, 트랜지스터의 문턱 전압의 불균일성을 개선할 수 있으므로 신뢰도가 향상된 트랜지스터를 형성할 수 있다.As described above, in the present invention, a nitride pattern is formed on the inner sidewall of the trench for forming the gate line, and then a recess gate region is formed using the nitride layer pattern, thereby improving alignment errors between the recess gate region and the gate line generated in the conventional transistor forming process. As a result, it is possible to improve the nonuniformity of the threshold voltage of the transistor, thereby forming a transistor having improved reliability.
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KR100876763B1 (en) * | 2007-06-29 | 2009-01-07 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
KR100880838B1 (en) * | 2007-06-14 | 2009-02-02 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device with recess gate |
KR101010455B1 (en) * | 2008-10-15 | 2011-01-21 | 주식회사 동부하이텍 | Semiconductor device of trench type and manufacturing method of semiconductor device of trench type |
KR101033984B1 (en) * | 2008-09-09 | 2011-05-11 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
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