KR100784082B1 - Semiconductor memory device and method for manufacturing the same - Google Patents

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Abstract

A semiconductor memory device and a manufacturing method thereof are provided to extend a channel length of a low-voltage transistor by forming a contact hole in a semiconductor substrate, thereby improving a hot carrier characteristic. A semiconductor memory device includes a first gate oxide layer(101), a floating gate, a dielectric layer(103), and a control gate which are sequentially formed on a semiconductor substrate(100). The gate has a contact(107) vertically penetrating the dielectric layer to connect the control gate electrically with the floating gate, and a second gate oxide layer(106) formed between the substrate and a contact surface of the contact. The contact is formed in a depth of 30 to 100 Angstrom from the substrate.

Description

반도체 메모리 소자 및 그것의 제조 방법{Semiconductor memory device and method for manufacturing the same}Semiconductor memory device and method for manufacturing the same {Semiconductor memory device and method for manufacturing the same}

도 1은 종래 기술에 따른 반도체 메모리 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.1 is a cross-sectional view of a device for explaining a transistor manufacturing method of a semiconductor memory device according to the prior art.

도 2 내지 도 5는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도이다.2 to 5 are cross-sectional views of devices for describing a method of manufacturing a transistor of a semiconductor memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 101 : 제1 게이트 산화막100 semiconductor substrate 101 first gate oxide film

102 : 플로팅 게이트용 도전막 103 : 유전체막102 conductive film for floating gate 103 dielectric film

104 : 캡핑 폴리막 105 : 트렌치104: capping poly film 105: trench

106 : 제2 게이트 산화막 107 : 콘택106: second gate oxide film 107: contact

108 : 플로팅 게이트용 도전막 109 : 금손 전극층108: conductive film for floating gate 109: gold loss electrode layer

110 : 하드마스크 111 : 산화막110: hard mask 111: oxide film

112 : 소스 및 드레인 영역 113 : 스페이서112: source and drain region 113: spacer

본 발명은 반도체 메모리 소자 및 그것의 제조 방법에 관한 것으로, 특히 채널 길이를 증가시켜 반도체 메모리 소자의 전기적 특성을 개선시킬 수 있는 반도체 메모리 소자 및 그것의 제조 방법에 관한 것이다.The present invention relates to a semiconductor memory device and a method for manufacturing the same, and more particularly, to a semiconductor memory device and a method for manufacturing the same that can improve the electrical characteristics of the semiconductor memory device by increasing the channel length.

도 1은 종래 기술에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1 is a cross-sectional view of a device for explaining a method of manufacturing a semiconductor memory device according to the prior art.

도 1을 참조하면, 반도체 기판(10) 상에 게이트 산화막(11), 플로팅 게이트용 도전막(12), 유전체막(13), 및 캡핑 폴리막(14)을 순차적으로 적층한다. 그 후, 부분 식각 공정을 실시하여 캡핑 폴리막(14), 유전체막(13)을 식각하여 플로팅 게이트용 도전막(12)의 일부가 노출되는 콘택홀을 형성한다. 그 후, 전체 구조 상에 콘트롤 게이트용 도전막(16)을 형성하는 동시에 콘택홀을 매립하여 콘택(15)을 형성한다. 그 후, 금속 전극층(17)과 하드마스크(18)를 순차적으로 적층한다. 이 후, 식각 공정을 진행하여 하드 마스크(18), 금속 전극층(17), 콘트롤 게이트용 도전막(16), 캡핑 폴리막(14), 유전체막(13), 플로팅 게이트용 도전막(12), 및 게이트 산화막을 순차적으로 식각하여 게이트를 형성한다. 그 후, 이온 주입 공정을 실시하여 소오스영역 및 드레인영역(20)을 형성하고, 게이트 측벽에 소오스 및 드레인 콘택 형성을 위한 스페이서(19)를 형성한다. Referring to FIG. 1, a gate oxide film 11, a floating gate conductive film 12, a dielectric film 13, and a capping poly film 14 are sequentially stacked on a semiconductor substrate 10. Thereafter, a partial etching process is performed to etch the capping poly film 14 and the dielectric film 13 to form a contact hole through which a portion of the conductive film 12 for the floating gate is exposed. Thereafter, the control gate conductive film 16 is formed on the entire structure and the contact 15 is formed by filling the contact hole. After that, the metal electrode layer 17 and the hard mask 18 are sequentially stacked. Subsequently, an etching process is performed to perform hard mask 18, metal electrode layer 17, control gate conductive film 16, capping poly film 14, dielectric film 13, and floating gate conductive film 12. , And the gate oxide film is sequentially etched to form a gate. Thereafter, an ion implantation process is performed to form source and drain regions 20, and spacers 19 for forming source and drain contacts are formed on sidewalls of the gate.

반도체 소자의 디자인 룰(design rule)이 100nm급 이하로 감소함에 따라, 트랜지스터의 소오스영역과 드레인영역 사이의 간격이 좁아지고, 채널 및 소오스/드 레인영역으로의 도핑 농도는 증가하여, 단채널 효과(short channel effect : SCE), 핫 캐리어 효과(hot carrier effect : HCE) 및 GIDL(gate induced drain leakage)과 같은 현상이 발생되고, 그에 의해 트랜지스터의 전기적 특성이 열화되고 있다.As the design rule of the semiconductor device decreases to 100 nm or less, the gap between the source region and the drain region of the transistor is narrowed, and the doping concentration in the channel and source / drain regions increases, resulting in a short channel effect. Phenomena such as a short channel effect (SCE), a hot carrier effect (HCE), and a gate induced drain leakage (GIDL) occur, thereby deteriorating the electrical characteristics of the transistor.

본 발명이 이루고자 하는 기술적 과제는 저전압 및 고전압 트랜지스터의 플로팅 게이트와 콘트롤 게이트를 전기적으로 연결하기 위한 콘택 형성시, 콘택홀을 반도체 기판 내부까지 형성하여 콘택을 형성함으로써, 저전압 트랜지스터의 채널 길이가 반도체 기판 내부에 형성되는 콘택에 의해 증가하도록 하여 핫캐리어 특성을 개선하여 트랜지스터의 전기적 특성을 개선할 수 있는 반도체 메모리 소자 및 그것의 제조 방법을 제공하는 데 있다.The technical problem to be achieved by the present invention is to form a contact by forming a contact hole inside the semiconductor substrate to electrically connect the floating gate and the control gate of the low voltage and high voltage transistor, so that the channel length of the low voltage transistor is a semiconductor substrate The present invention provides a semiconductor memory device and a method of manufacturing the same, which can increase the electrical characteristics of a transistor by improving the hot carrier property by increasing the contact formed therein.

본 발명의 일실시 예에 따른 반도체 메모리 소자는 반도체 기판에 형성된 소스 및 드레인과, 상기 소스 및 드레인 사이의 상기 반도체 기판 상에 제1 게이트 산화막, 플로팅 게이트, 유전체막, 캡핑 폴리막, 콘트롤 게이트막, 금속 전극층, 하드마스크가 순차적으로 적층된 게이트를 포함하며, 상기 게이트는 상기 콘트롤 게이트와 상기 플로팅 게이트롤 전기적으로 연결하도록 상기 캡핑 폴리막, 상기 유전체막, 및 상기 플로팅 게이트를 수직방향으로 통과하며, 상기 반도체 기판 일정 깊이까지 형성된 콘택, 및 상기 반도체 기판과 상기 콘택의 접촉면 사이에 형성된 제2 게이트 산화막을 포함한다.In an embodiment, a semiconductor memory device may include a source and a drain formed on a semiconductor substrate, and a first gate oxide film, a floating gate, a dielectric film, a capping poly film, and a control gate film on the semiconductor substrate between the source and drain. And a gate in which a metal electrode layer and a hard mask are sequentially stacked, and the gate passes vertically through the capping poly layer, the dielectric layer, and the floating gate to electrically connect the control gate and the floating gate roll. And a contact formed to a predetermined depth of the semiconductor substrate, and a second gate oxide layer formed between the semiconductor substrate and a contact surface of the contact.

본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판 상에 제1 게이트 산화막, 플로팅 게이트용 도전막, 유전체막, 및 캡핑 폴리막을 순차적으로 형성하는 단계와, 상기 캡핑 폴리막, 상기 유전체막, 상기 플로팅 게이트용 도전막, 상기 제1 게이트 산화막, 및 상기 반도체 기판의 소정 깊이까지 식각하여 콘택홀을 형성하는 단계와, 산화 공정을 진행하여 상기 콘택홀 내의 상기 노출된 반도체 기판 측벽 및 저면에 제2 게이트 산화막을 형성하는 단계와, 상기 콘택홀을 포함한 전체 구조 상에 콘트롤 게이트용 도전막을 증착하여 상기 콘택홀 내에 콘택을 형성하는 단계와, 상기 콘트롤 게이트용 도전막 상에 금속 전극층 및 하드마스크를 순차적으로 형성한 후, 식각 공정으로 상기 하드마스크, 상기 금속 전극층, 상기 콘트롤 게이트용 도전막, 상기 캡핑 폴리막, 상기 유전체막, 상기 플로팅 게이트용 도전막, 및 상기 제1 게이트 산화막을 순차적으로 부분 식각하여 게이트를 형성하는 단계, 및 이온 주입 공정을 식시하여 상기 반도체 기판 내에 소스 및 드레인 영역을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor memory device according to an embodiment of the present invention comprises the steps of sequentially forming a first gate oxide film, a floating gate conductive film, a dielectric film, and a capping poly film on a semiconductor substrate, the capping poly film, and the Etching a dielectric film, the floating gate conductive film, the first gate oxide film, and the semiconductor substrate to a predetermined depth, forming a contact hole, and performing an oxidation process to expose the exposed semiconductor substrate sidewalls in the contact hole; Forming a second gate oxide film on the bottom surface, depositing a control gate conductive film on the entire structure including the contact hole, forming a contact in the contact hole, a metal electrode layer on the control gate conductive film, and After forming the hard mask in sequence, the hard mask, the metal electrode layer, the control gate by an etching process Etching the conductive film, the capping poly film, the dielectric film, the floating gate conductive film, and the first gate oxide film sequentially to form a gate, and performing an ion implantation process to etch a source into the semiconductor substrate. And forming a drain region.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. It is provided to inform you.

도 2 내지 도 5는 본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2 to 5 are cross-sectional views of devices for describing a method of manufacturing a semiconductor memory device according to an embodiment of the present invention.

도 2를 참조하면, 반도체 기판(100) 상에 제1 게이트 산화막(101), 플로팅 게이트용 도전막(102), 유전체막(103), 및 캡핑 폴리막(104)을 순차적으로 적층한다. 플로팅 게이트용 도전막(102)은 폴리 실리콘막으로 형성하는 것이 바람직하다. 유전체막(103)은 제1 산화막, 질화막, 제2 산화막이 순차적으로 적층된 ONO 구조로 형성할 수 있다.Referring to FIG. 2, a first gate oxide film 101, a floating gate conductive film 102, a dielectric film 103, and a capping poly film 104 are sequentially stacked on the semiconductor substrate 100. The floating gate conductive film 102 is preferably formed of a polysilicon film. The dielectric film 103 may be formed in an ONO structure in which a first oxide film, a nitride film, and a second oxide film are sequentially stacked.

도 3을 참조하면, 부분 식각 공정을 진행하여 캡핑 폴리막(104), 유전체막(103), 플로팅 게이트용 도전막(102), 제1 게이트 산화막(101), 및 반도체 기판(100)을 일정 깊이 만큼 식각하여 콘택홀(105)을 형성한다. 이때 식각되는 반도체 기판(100)의 깊이는 수직 방향으로 10Å~10000Å인 것이 바람직하다. 이때 식각 공정은 습식 식각 방식으로 진행하며 식각액으로 NH4F, HF 계열을 사용하는 것이 바람직하다.Referring to FIG. 3, a partial etching process may be performed to uniformly cover the capping poly film 104, the dielectric film 103, the floating gate conductive film 102, the first gate oxide film 101, and the semiconductor substrate 100. The contact hole 105 is formed by etching to the depth. In this case, the depth of the semiconductor substrate 100 to be etched is preferably 10 ns to 10000 ns in the vertical direction. At this time, the etching process is performed by a wet etching method, it is preferable to use NH 4 F, HF series as an etchant.

이후 산화 공정을 진행하여, 노출된 반도체 기판(100)의 측벽 및 저면에 제2 게이트 산화막(106)을 형성한다. 상기 산화 공정시 노출된 제2 플로팅 게이트용 도전막(102)의 측벽에 생성되는 산화막을 제거하기 위하여 습식 식각을 진행하고, 제2 게이트 산화막(106)의 퀄리티를 상승시키기 위하여 열처리 공정을 진행한다. 이때 제2 게이트 산화막(106)의 두께는 30Å~100Å으로 형성하는 것이 바람직하다. 열처리 공정은 400℃~1000℃로 진행하는 것이 바람직하다. Thereafter, an oxidation process is performed to form a second gate oxide layer 106 on the exposed sidewall and bottom of the semiconductor substrate 100. In order to remove the oxide film formed on the sidewall of the second floating gate conductive film 102 exposed during the oxidation process, wet etching is performed, and a heat treatment process is performed to increase the quality of the second gate oxide film 106. . At this time, it is preferable that the thickness of the second gate oxide film 106 is 30 kPa to 100 kPa. It is preferable to advance a heat processing process at 400 degreeC-1000 degreeC.

도 4를 참조하면, 전체 구조 상에 콘트롤 게이트용 도전막(108)을 형성한다. 이때 도전 물질로 인하여 콘택홀이 매립되 콘택(107)이 형성된다. 따라서, 콘트롤 게이트용 도전막(108)과 플로팅 게이트용 도전막(102)이 전기적으로 연결되도록 한다. 그 후, 전체 구조 상에 금속 전극층(109), 및 하드 마스크를 형성한다. 이때, 콘트롤 게이트용 도전막(108)은 폴리 실리콘막으로 형성하는 것이 바람직하다. 금속 전극층(109)은 텅스텐 실리 사이드로 형성하는 것이 바람직하다. 하드 마스크(110)는 TEOS로 형성하는 것이 바람직하다.Referring to FIG. 4, a conductive gate conductive film 108 is formed over the entire structure. In this case, the contact hole is filled with the conductive material to form the contact 107. Therefore, the control gate conductive film 108 and the floating gate conductive film 102 are electrically connected to each other. Thereafter, the metal electrode layer 109 and the hard mask are formed on the entire structure. At this time, the control gate conductive film 108 is preferably formed of a polysilicon film. The metal electrode layer 109 is preferably formed of tungsten silicide. The hard mask 110 is preferably formed of TEOS.

도 5를 참조하면, 식각 공정을 진행하여 하드 마스크(110), 금속 전극층(109), 콘트롤 게이트용 도전막(108), 캡핑 폴리막(104), 유전체막(103), 플로팅 게이트용 도전막(102), 및 제1 게이트 산화막(101)을 순차적으로 부분 식각하여 게이트 패턴을 형성한다. 이 후, 상기 식각 공정시 발생한 데미지를 감소시키기 위한 산화 공정을 진행하여 게이트 패턴 측벽에 산화막(111)을 형성한다.Referring to FIG. 5, an etching process may be performed to perform hard mask 110, metal electrode layer 109, control gate conductive film 108, capping poly film 104, dielectric film 103, and floating gate conductive film. 102 and the first gate oxide film 101 are sequentially partially etched to form a gate pattern. Thereafter, an oxidation process is performed to reduce the damage generated during the etching process, thereby forming an oxide film 111 on the sidewall of the gate pattern.

이후 이온 주입 공정을 진행하여, 반도체 기판(100) 내에 소오스 및 드레인영역(112)을 형성한다. 이후 전체 구조 상에 소오스 및 드레인영역(112)과 연결되는 콘택을 형성하기 위한 스페이서(113)를 게이트 패턴 측벽에 형성한다.Thereafter, an ion implantation process is performed to form the source and drain regions 112 in the semiconductor substrate 100. Thereafter, a spacer 113 for forming a contact connected to the source and drain regions 112 is formed on the sidewall of the gate pattern on the entire structure.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지 하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명의 일실시 예에 따르면, 저전압 및 고전압 트랜지스터의 플로팅 게이트와 콘트롤 게이트를 전기적으로 연결하기 위한 콘택 형성시, 콘택홀을 반도체 기판 내부까지 형성하여 콘택을 형성함으로써, 저전압 트랜지스터의 채널 길이가 반도체 기판 내부에 형성되는 콘택에 의해 증가하도록 하여 핫캐리어 특성을 개선하여 트랜지스터의 전기적 특성을 개선할 수 있다.According to an embodiment of the present invention, in forming a contact for electrically connecting the floating gate and the control gate of the low voltage and high voltage transistors, a contact hole is formed inside the semiconductor substrate to form a contact, whereby the channel length of the low voltage transistor is a semiconductor. It is possible to improve the electrical characteristics of the transistor by improving the hot carrier characteristics by increasing by the contacts formed inside the substrate.

Claims (11)

반도체 기판 상에 제1 게이트 산화막, 플로팅 게이트, 유전체막, 콘트롤 게이트가 순차적으로 적층된 게이트를 포함하며,A gate in which a first gate oxide film, a floating gate, a dielectric film, and a control gate are sequentially stacked on the semiconductor substrate, 상기 게이트는 상기 콘트롤 게이트와 상기 플로팅 게이트롤 전기적으로 연결하도록 상기 유전체막을 수직방향으로 통과하며, 상기 반도체 기판 일정 깊이까지 형성된 콘택; 및The gate passes through the dielectric layer in a vertical direction to electrically connect the control gate to the floating gate roll and is formed to a predetermined depth of the semiconductor substrate; And 상기 반도체 기판과 상기 콘택의 접촉면 사이에 형성된 제2 게이트 산화막을 포함하는 반도체 메모리 소자. And a second gate oxide layer formed between the semiconductor substrate and the contact surface of the contact. 제 1 항에 있어서,The method of claim 1, 상기 콘택은 상기 반도체 기판의 10Å~10000Å 깊이까지 형성된 반도체 메모리 소자.The contact is a semiconductor memory device formed to a depth of 10 ~ 10000Å of the semiconductor substrate. 제 1 항에 있어서, 상기 제2 게이트 산화막의 두께는 30Å~100Å인 반도체 메모리 소자.The semiconductor memory device of claim 1, wherein the second gate oxide layer has a thickness of about 30 μs to about 100 μs. 제 1 항에 있어서,The method of claim 1, 상기 제1 게이트 산화막의 길이와 상기 제2 게이트 산화막의 길이의 합이 채널 길이인 반도체 메모리 소자.And a sum of the length of the first gate oxide film and the length of the second gate oxide film is a channel length. 반도체 기판 상에 제1 게이트 산화막, 플로팅 게이트용 도전막, 유전체막, 및 캡핑 폴리막을 순차적으로 형성하는 단계;Sequentially forming a first gate oxide film, a floating gate conductive film, a dielectric film, and a capping poly film on a semiconductor substrate; 상기 캡핑 폴리막, 상기 유전체막, 상기 플로팅 게이트용 도전막, 상기 제1 게이트 산화막, 및 상기 반도체 기판을 소정 깊이까지 식각하여 콘택홀을 형성하는 단계;Forming a contact hole by etching the capping poly layer, the dielectric layer, the floating gate conductive layer, the first gate oxide layer, and the semiconductor substrate to a predetermined depth; 산화 공정을 진행하여 상기 콘택홀 내의 상기 노출된 반도체 기판 측벽 및 저면에 제2 게이트 산화막을 형성하는 단계; 및Performing an oxidation process to form a second gate oxide layer on the exposed sidewalls and bottom of the semiconductor substrate in the contact hole; And 상기 콘택홀을 포함한 전체 구조 상에 콘트롤 게이트용 도전막을 증착하여 상기 콘택홀 내에 콘택을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.And forming a contact in the contact hole by depositing a conductive film for a control gate on the entire structure including the contact hole. 제 5 항에 있어서, 상기 콘택을 형성하는 단계 후The method of claim 5, wherein after forming the contact 상기 콘트롤 게이트용 도전막 상에 금속 전극층 및 하드마스크를 순차적으로 형성한 후, 식각 공정으로 상기 하드마스크, 상기 금속 전극층, 상기 콘트롤 게이트용 도전막, 상기 캡핑 폴리막, 상기 유전체막, 상기 플로팅 게이트용 도전막, 및 상기 제1 게이트 산화막을 순차적으로 부분 식각하여 게이트를 형성하는 단계; 및The metal electrode layer and the hard mask are sequentially formed on the conductive film for the control gate, and then the hard mask, the metal electrode layer, the conductive film for the control gate, the capping poly film, the dielectric film, and the floating gate are formed by an etching process. Sequentially etching the conductive film and the first gate oxide film to form a gate; And 이온 주입 공정을 실시하여 상기 반도체 기판 내에 소스 및 드레인 영역을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.And forming a source and a drain region in the semiconductor substrate by performing an ion implantation process. 제 5 항에 있어서, 상기 콘택홀 형성 단계는The method of claim 5, wherein forming the contact hole 상기 반도체 기판을 10Å~10000Å 깊이까지 식각하는 반도체 메모리 소자의 제조 방법.A method of manufacturing a semiconductor memory device for etching the semiconductor substrate to a depth of 10 ~ 1000Å. 제 5 항에 있어서, 상기 콘택홀 형성 단계는The method of claim 5, wherein forming the contact hole 습식 식각 공정을 사용하며, 식각액으로 NH4F, HF 계열을 사용하는 반도체 메모리 소자의 제조 방법.A method of manufacturing a semiconductor memory device using a wet etching process and using NH 4 F, HF series as an etching solution. 제 5 항에 있어서, 상기 제2 게이트 산화막 형성단계는The method of claim 5, wherein the second gate oxide film forming step 산화 공정을 진행하여 상기 노출된 반도체 기판의 측벽 및 저면에 상기 제2 게이트 산화막 형성하는 단계;Performing an oxidation process to form the second gate oxide layer on sidewalls and bottom surfaces of the exposed semiconductor substrate; 습식 식각 공정을 진행하여 상기 플로팅 게이트용 도전막의 측벽에 형성된 산화막을 제거하는 단계; 및Performing a wet etching process to remove an oxide film formed on a sidewall of the floating gate conductive film; And 열처리 공정을 진행하여 상기 제2 게이트 산화막의 퀄리티를 증가시키는 단계를 포함하는 반도체 메모리 소자의 제조 방법.And increasing the quality of the second gate oxide layer by performing a heat treatment process. 제 9 항에 있어서,The method of claim 9, 상기 열처리 공정은 400℃~1000℃로 진행하는 반도체 메모리 소자의 제조 방법.The heat treatment step is a manufacturing method of a semiconductor memory device to proceed at 400 ℃ ~ 1000 ℃. 제 5 항에 있어서,The method of claim 5, 상기 제2 게이트 산화막의 두께는 30Å~100Å인 반도체 메모리 소자의 제조 방법The second gate oxide film has a thickness of 30 kV to 100 kV.
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