KR20070109068A - Method of forming semiconductor device - Google Patents

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KR20070109068A KR1020060041559A KR20060041559A KR20070109068A KR 20070109068 A KR20070109068 A KR 20070109068A KR 1020060041559 A KR1020060041559 A KR 1020060041559A KR 20060041559 A KR20060041559 A KR 20060041559A KR 20070109068 A KR20070109068 A KR 20070109068A
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Abstract

A method for manufacturing a semiconductor device is provided to increase a contact area and to reduce a contact resistance without increasing a contact size by etching an upper surface of an exposed substrate in an isotropic etching manner. An interlayer dielectric(15) is formed on an upper surface of a semiconductor substrate(10). A contact hole is formed by patterning the interlayer dielectric. The semiconductor substrate is exposed by forming the contact hole. A round type recess(17) is formed by etching an upper surface of the exposed substrate in an isotropic etching manner. The contact hole and the recess are filled with a conductive material. The isotropic etching process is performed by using a chemical dry-etching or wet-etching process. The conductive layer filling process includes a process for forming a silicide layer in the recess.

Description

반도체 장치 형성 방법{METHOD OF FORMING SEMICONDUCTOR DEVICE}Method of forming semiconductor device {METHOD OF FORMING SEMICONDUCTOR DEVICE}

도 1 내지 도 5는 본 발명에 따른 반도체 형성 방법을 도시하는 반도체 장치의 단면도이다.1 to 5 are cross-sectional views of a semiconductor device showing a semiconductor forming method according to the present invention.

＊도면의 주요부분에 대한 부호의 설명＊ ＊ Description of symbols for main parts of the drawings ＊

10: 반도체 기판 15: 층간 절연막 16: 콘택홀DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 15 Interlayer insulation film 16: Contact hole

17: 리세스(recess) 19: 베리어 메탈 20: 실리사이드 17: recess 19: barrier metal 20: silicide

본 발명은 반도체 장치 형성 방법에 관한 것이다. 더욱 상세하게는 콘택을 갖는 반도체 형성 방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device. More specifically, it relates to a method of forming a semiconductor having a contact.

반도체 장치가 고집적화됨에 따라 모스(MOS) 트랜지스터의 게이트 전극의 게이트 길이는 매우 감소되고 있다. 이웃하는 게이트 전극들 간의 간격도 매우 감소되고 있다. 따라서, 상기 트랜지스터의 소오스/드레인과 전기적으로 연결되는 콘택 사이즈(Contact Size)도 매우 작아지고 있다. 게이트 측면에 스페이서를 구비하고 있어 상기 소오스/드레인과 접속하는 콘택 계면 사이즈는 더욱 감소된다. 그러므로, 상기 소오스/드레인의 콘택 저항이 매우 커지거나 콘택 낫오픈(not open) 불량 이 발생하기 쉽다. 이를 해결하기 위해 상기 콘택 사이즈만을 크게 한다면 숏 채널 효과(Short Channel Effect)가 악화될 수 있다. As semiconductor devices are highly integrated, gate lengths of gate electrodes of MOS transistors are greatly reduced. The spacing between neighboring gate electrodes is also greatly reduced. Therefore, the contact size electrically connected to the source / drain of the transistor is also very small. A spacer is provided on the side of the gate to further reduce the contact interface size for connecting with the source / drain. Therefore, the contact resistance of the source / drain becomes very large or a contact not open defect is likely to occur. In order to solve this problem, if only the contact size is increased, the short channel effect may be worsened.

한편, 종래와 같이 콘택이 형성될 경우 반도체 기판의 소오스/드레인 영역 상부면에 이방성 식각으로 날카로운 에치 프로파일(Sharp Etch Profile)이 형성된다. 이에 따라, 실리사이드를 형성하는 공정에서 금속 뭉침 현상 또는 스트레스(stress)집중으로 누설 전류가 발생할 수 있다. 또한, 실리콘 기판 표면의 과도 식각에 의한 접합 부위(소오스/드레인 부위)의 손상으로 콘택 저항 증가할 수 있다. Meanwhile, when a contact is formed as in the related art, a sharp etch profile is formed on the upper surface of the source / drain region of the semiconductor substrate by anisotropic etching. Accordingly, leakage current may occur due to metal aggregation or stress concentration in the silicide forming process. In addition, contact resistance may increase due to damage of the junction site (source / drain site) due to excessive etching of the silicon substrate surface.

상술한 문제점에서 착안한 본 발명의 목적은 콘택 저항 및 누설 전류를 개선할 수 있는 반도체 장치 형성 방법을 제공하는 것이다. SUMMARY OF THE INVENTION An object of the present invention devised in view of the above problems is to provide a method for forming a semiconductor device which can improve contact resistance and leakage current.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 형성 방법은 반도체 기판에 층간 절연막을 형성하고 상기 층간 절연막을 패터닝하여 콘택홀을 형성하여 상기 반도체 기판을 노출하고 상기 노출된 기판의 상부면을 등방성 식각하여 둥근 형태의 리세스(recess)를 형성하고 상기 콘택홀과 상기 리세스에 도전물질로 충진하는 것을 포함한다. 상기 등방성 식각은 케미컬 건식 식각 또는 습식 식각으로 수행될 수 있다.A semiconductor forming method according to the present invention for achieving the above object is to form an interlayer insulating film on a semiconductor substrate and to form a contact hole by patterning the interlayer insulating film to expose the semiconductor substrate and isotropic etching the upper surface of the exposed substrate And forming a recess in a round shape and filling the contact hole and the recess with a conductive material. The isotropic etching may be performed by chemical dry etching or wet etching.

상기 도전물질을 충진하는 것은 상기 리세스에 실리사이드를 형성하는 것을 포함할 수 있다. 상기 도전물질을 충진하는 것은 상기 콘택홀의 측벽에 베리어 메 탈(barrier metal)를 형성하고 상기 콘택홀과 상기 리세스를 텅스텐으로 충진하는 것을 더 포함할 수 있다. 상기 층간 절연막 형성 전에, 게이트 산화막을 개재하여 게이트 전극을 형성하고, 상기 게이트 전극에 인접하는 소오스/드레인 영역을 형성하는 것을 더 포함할 수 있다. 상기 리세스는 상기 게이트의 저면부와 이격되도록 형성될 수 있다. 상기 리세스의 저면부는 상기 소오스/드레인 영역의 불순물 접합 저면부보다 높게 형성될 수 있다.Filling the conductive material may include forming silicide in the recess. Filling the conductive material may further include forming a barrier metal on the sidewall of the contact hole and filling the contact hole and the recess with tungsten. The method may further include forming a gate electrode through the gate oxide layer and forming a source / drain region adjacent to the gate electrode before forming the interlayer insulating layer. The recess may be formed to be spaced apart from the bottom portion of the gate. The bottom portion of the recess may be formed higher than the impurity junction bottom portion of the source / drain region.

이하, 본 발명에 따라 첨부한 도면을 참조하여 실시 예를 상세히 설명한다. 그러나 본 발명의 실시 예들로 인해 한정되는 것으로 해석돼서는 안 된다. 본 발명의 실시 예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장된 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings in accordance with the present invention. However, it should not be construed as limited by the embodiments of the present invention. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements. In the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 1 내지 도 5은 본 발명에 따른 반도체 형성 방법을 도시하는 반도체 장치의 단면도이다.1 to 5 are cross-sectional views of a semiconductor device showing a semiconductor forming method according to the present invention.

도 1을 참조하면, 반도체 기판(10)상에 게이트 산화막(11)을 개재하여 게이트 전극(12)을 형성한다. 상기 게이트 전극(12)은 폴리실리콘막이나 폴리사이드막을 패터닝하여 형성될 수 있다. 상기 게이트 전극(12)의 양측에는 스페이서(13)가 형성된다. 상기 스페이서(13) 양측의 반도체 기판(12)에 소오스/드레인 영역(14)을 형성하기 위한 이온주입 공정이 진행되고, 이온주입 공정에서 주입된 불순물을 활성화하기 위하여 열처리 공정이 진행된다. 이에 따라, 상기 게이트 전극에 인접하는 소오스/드레인 영역(14)을 형성한다.Referring to FIG. 1, a gate electrode 12 is formed on a semiconductor substrate 10 through a gate oxide film 11. The gate electrode 12 may be formed by patterning a polysilicon layer or a polyside layer. Spacers 13 are formed on both sides of the gate electrode 12. An ion implantation process for forming the source / drain regions 14 on the semiconductor substrate 12 on both sides of the spacer 13 is performed, and a heat treatment process is performed to activate impurities implanted in the ion implantation process. As a result, the source / drain regions 14 adjacent to the gate electrodes are formed.

도 2를 참조하면, 상기 반도체 기판(10)의 전면에 층간 절연막(15)을 형성한다. 상기 층간 절연막(15)은 실리콘 산화막으로 형성될 수 있고 평탄화될 수 있다. 상기 층간 절연막(15) 상에 사진 식각 공정을 이용하여 포토레지스터 패턴(미도시)을 형성한다. 그리고, 상기 포토레지스터막 패턴(미도시)을 식각 마스크한 식각공정에 의하여, 상기 층간 절연막(15)을 관통하는 콘택홀(16)이 형성될 수 있다. 이에 따라, 상기 콘택홀(16)에 의하여 상기 반도체 기판(10)의 상부 일부가 노출된다. Referring to FIG. 2, an interlayer insulating layer 15 is formed on the entire surface of the semiconductor substrate 10. The interlayer insulating layer 15 may be formed of a silicon oxide layer and may be planarized. A photoresist pattern (not shown) is formed on the interlayer insulating layer 15 by using a photolithography process. In addition, a contact hole 16 penetrating the interlayer insulating layer 15 may be formed by an etching process of etching the photoresist layer pattern (not shown). Accordingly, the upper portion of the semiconductor substrate 10 is exposed by the contact hole 16.

도 3을 참조하면, 상기 노출된 기판의 상부면을 등방성 식각하여 둥근 형태의 리세스(recess)(17)를 형성한다. 상기 등방성 식각은 케미컬 건식 식각 또는 습식 식각으로 수행될 수 있다. 건식 식각은 글로우 방전과 같은 물리적 작용에 기반을 둔 것, 플라즈마 에칭과 같은 화학적 작용에 기반을 둔 것 및 반응성 이온 식각과 같은 물리적 작용과 화학적 작용의 결합에 기반을 둔 것이 있다. 상기 케미컬 건식 식각은 화학적 작용에 기반을 둔 것으로 등방성 식각 특성을 가진다. 실리콘을 플라즈마 에칭할 경우, 염소(chlorine) 그리고/또는 불소(fluorine)를 포함한 가스들이 주로 사용된다. 상기 플라즈마 에칭에 의한 패턴 형성은 대략 6단계를 거치는데, 첫째 플라즈마 상태에서 반응 종(reactive species)이 생성되고, 둘째 반응 종이 식각될 물질의 표면으로 확산하고, 셋째 반응 종이 식각될 물질 표면에서 흡수되고, 넷째 화학반응이 일어나 휘발성 부산물이 생성되고, 다섯째 부산물이 표면으로부터 방출된다. 상기 습식 식각은 등방 식각 비율을 양호하게 하기 위해 식각율이 양호한 습식 식각 용액을 사용할 수 있다. 그러나, 상기 케미컬 건식 식각에 비해 균일도가 불량할 수 있다. Referring to FIG. 3, the upper surface of the exposed substrate is isotropically etched to form a recess 17 having a round shape. The isotropic etching may be performed by chemical dry etching or wet etching. Dry etching is based on physical action such as glow discharge, chemical action such as plasma etching, and combination of physical and chemical action such as reactive ion etching. The chemical dry etching is based on chemical action and has isotropic etching characteristics. When plasma etching silicon, gases containing chlorine and / or fluorine are mainly used. The pattern formation by the plasma etching is carried out in approximately six steps: first, reactive species are generated in the plasma state, second reaction species diffuse to the surface of the material to be etched, and third reaction species are absorbed at the surface of the material to be etched. And a fourth chemical reaction occurs to produce volatile byproducts and the fifth byproduct is released from the surface. The wet etching may use a wet etching solution having a good etching rate in order to improve the isotropic etching rate. However, uniformity may be poor compared to the chemical dry etching.

도 3 및 도 4를 참조하면, 콘택홀(16)과 리세스(17)을 형성한 후 상기 콘택홀(16) 측벽과 상기 리세스(17)에 티탄늄(Ti)(미도시)이 증착될 수 있다. 상기 콘택홀(16)과 상기 리세스(17)의 티타늄 층위에 베리어 메탈(barrier metal)(19)이 증착될 수 있다. 상기 베리어 메탈(19)로는 질화 티탄늄(TiN)이 사용될 수 있다. 상기 베리어 메탈(19)은 도전 물질로 콘택 내부에 충진되는 텅스텐과 기판의 실리콘 사이의 확산을 막는 역할을 한다. 그러나, 상기 질화 티탄늄은 실리콘과 콘택 저항이 좋지않으므로 질화 티탄늄을 증착하기 전에 얇은 티탄늄(Ti)층을 상기 리세스(17)에 증착할 수 있다. 상기 베리어 메탈(19)을 형성한 후 실리사이드 공정에 의하여 상기 리세스(17)에 증착된 상기 티탄늄은 열에 의하여 실리콘과 반응하여 실리사이드(20)가 형성된다.3 and 4, after forming the contact hole 16 and the recess 17, titanium (Ti) (not shown) is deposited on the sidewalls of the contact hole 16 and the recess 17. Can be. A barrier metal 19 may be deposited on the titanium layer of the contact hole 16 and the recess 17. Titanium nitride (TiN) may be used as the barrier metal 19. The barrier metal 19 serves to prevent diffusion between tungsten, which is filled inside the contact with a conductive material, and silicon of the substrate. However, since the titanium nitride has poor contact resistance with silicon, a thin layer of titanium (Ti) may be deposited on the recess 17 before the titanium nitride is deposited. After the barrier metal 19 is formed, the titanium deposited on the recess 17 by a silicide process reacts with silicon by heat to form silicide 20.

도 5를 참조하면, 콘택홀(16) 측벽에 얇은 티타늄 층(미도시)과 상기 콘택홀(16)과 상기 리세스(17)에 베리어 메탈(19)인 질화 티탄늄과 상기 리세스(17)에 실리사이드(20)가 형성된 후 상기 콘택홀(16)과 상기 리세스(17)는 텅스텐(21)으로 충진될 수 있다.Referring to FIG. 5, a thin titanium layer (not shown) on the sidewalls of the contact hole 16, titanium nitride, which is a barrier metal 19, and the recess 17 are formed in the contact hole 16 and the recess 17. After the silicide 20 is formed in the contact hole 16, the contact hole 16 and the recess 17 may be filled with tungsten 21.

한편, 리세스(17)는 게이트의 저면부와 이격되도록 형성될 수 있다. 상기 리세스(17)의 저면부는 소오스/드레인 영역(14)의 불순물 접합 저면부보다 높게 형성 된다.The recess 17 may be formed to be spaced apart from the bottom of the gate. The bottom portion of the recess 17 is formed higher than the impurity junction bottom portion of the source / drain region 14.

상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다. The above description of the embodiments is merely given by way of example with reference to the drawings in order to provide a more thorough understanding of the present invention and should not be construed as limiting the invention. In addition, various changes and modifications are possible to those skilled in the art without departing from the basic principles of the present invention.

본 발명에 따르면 반도체 장치 형성 방법은 콘택홀 하부에 노출된 기판의 상부면을 등방성 식각하여 둥근 형태의 리세스(recess)를 형성시킨다. 이는 콘택 사이즈를 증가할 필요없이 콘택의 접촉면적을 증가시켜 콘택 저항이 작게 된다. 그리고 실리콘 기판 표면의 과도 식각에 의한 접합 부위(소오스/드레인 부위)의 손상으로 인한 콘택 저항 문제는 해결된다. 또한, 종래의 콘택홀 하부의 날카로운 에치 파일에 의한 실리사이드 형성공정에서의 금속 뭉침 현상 또는 스트레스(stress)집중을 피할 수 있어 누설전류가 방지될 수 있다. According to the present invention, a method of forming a semiconductor device isotropically etches an upper surface of a substrate exposed under a contact hole to form a recess in a round shape. This increases the contact area of the contact without increasing the contact size, resulting in a small contact resistance. In addition, the problem of contact resistance due to damage of the junction site (source / drain site) due to excessive etching of the silicon substrate surface is solved. In addition, agglomeration of metal or stress concentration in a silicide forming process by a sharp etch pile under a conventional contact hole can be avoided, and thus leakage current can be prevented.

Claims (6)

반도체 기판에 층간 절연막을 형성하고; Forming an interlayer insulating film on the semiconductor substrate; 상기 층간 절연막을 패터닝하여 콘택홀을 형성하여 상기 반도체 기판을 노출하고; Patterning the interlayer insulating film to form a contact hole to expose the semiconductor substrate; 상기 노출된 기판의 상부면을 등방성 식각하여 둥근 형태의 리세스를 형성하고; 그리고 Isotropic etching of the exposed top surface of the exposed substrate to form a rounded recess; And 상기 콘택홀과 상기 리세스에 도전물질로 충진하는 것을 포함하는 반도체 장치 형성 방법.And filling the contact hole and the recess with a conductive material. 제 1항에 있어서,The method of claim 1, 상기 등방성 식각은 케미컬 건식 식각 또는 습식 식각으로 수행되는 것을 특징으로 하는 반도체 장치 형성 방법.The isotropic etching is performed by chemical dry etching or wet etching. 제 1항에 있어서,The method of claim 1, 상기 도전물질을 충진하는 것은 상기 리세스에 실리사이드를 형성하는 것을 포함하는 반도체 장치 형성 방법.Filling the conductive material includes forming silicide in the recess. 제 3항에 있어서,The method of claim 3, wherein 상기 도전물질을 충진하는 것은 상기 콘택홀의 측벽에 베리어 메탈를 형성하 고 상기 콘택홀과 상기 리세스를 텅스텐으로 충진하는 것을 더 포함하는 반도체 장치 형성 방법.The filling of the conductive material may further include forming a barrier metal on the sidewall of the contact hole and filling the contact hole and the recess with tungsten. 제 1항에 있어서,The method of claim 1, 상기 층간 절연막 형성 전에, 게이트 산화막을 개재하여 게이트 전극을 형성하고; 그리고 Before forming the interlayer insulating film, a gate electrode is formed through the gate oxide film; And 상기 게이트 전극에 인접하는 소오스/드레인 영역을 형성하는 것을 더 포함하고, Forming a source / drain region adjacent the gate electrode, 상기 리세스는 상기 게이트의 저면부와 이격되도록 형성되는 것을 특징으로 하는 반도체 장치 형성 방법.And the recess is formed to be spaced apart from the bottom of the gate. 제 5항에 있어서,The method of claim 5, 상기 리세스의 저면부는 상기 소오스/드레인 영역의 불순물 접합 저면부보다The bottom portion of the recess is less than the impurity junction bottom portion of the source / drain region. 높게 형성되는 것을 특징으로 하는 반도체 장치 형성 방법. The semiconductor device formation method characterized by being formed high.
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KR100917820B1 (en) * 2007-12-27 2009-09-18 주식회사 동부하이텍 method of forming contact hole in semiconductor device

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