KR20040046072A - Method of forming semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 형성방법에 관한 것으로, 특히, 험프 현상 또는 역협폭현상을 최소화할 수 있는 반도체 소자의 형성방법에 관한 것이다.The present invention relates to a method of forming a semiconductor device, and more particularly, to a method of forming a semiconductor device capable of minimizing a hump phenomenon or an inverse narrow phenomenon.
통상적으로, 반도체 기판 상에 배치되는 트랜지스터와 같은 소자들은 소자분리막에 의해 격리된다. 소자분리막은 활성영역을 한정하여 이웃하는 활성영역들을 전기적으로 절연시킨다.Typically, devices such as transistors disposed on a semiconductor substrate are isolated by an isolation layer. The device isolation layer defines an active region to electrically insulate neighboring active regions.
최근, 반도체 소자의 집적도가 증가함에 따라, 소자분리막이 차지하는 면적이 점점 감소하고 있다. 이에 따라, 고집적화에 유리한 소자분리막으로 트렌치 소자분리막을 널리 사용하고 있다.In recent years, as the degree of integration of semiconductor devices increases, the area occupied by device isolation films is gradually decreasing. Accordingly, trench isolation layers are widely used as device isolation layers that are advantageous for high integration.
도 1 및 도 2는 종래의 트렌치 소자분리막을 갖는 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.1 and 2 are cross-sectional views illustrating a method of forming a semiconductor device having a conventional trench isolation layer.
도 1 및 도 2를 참조하면, 반도체기판(1) 상에 버퍼산화막(2) 및 하드마스크막(3)을 차례로 형성한다. 상기 버퍼산화막(2)은 실리콘산화막으로 형성하고, 상기 하드마스크막(3)은 실리콘질화막으로 형성한다. 상기 하드마스크막(3) 및 상기 버퍼산화막(2)을 연속적으로 패터닝하여 상기 반도체기판(1)의 소정영역을 노출시킨다. 상기 노출된 반도체기판(1)을 선택적으로 식각하여 활성영역을 한정하는 트렌치(4)를 형성한다. 상기 트렌치(4)의 내부 측벽 및 바닥에 측벽산화막(5)을 형성하고, 상기 트렌치(4) 내부를 채우는 소자분리절연막(6)을 반도체기판(1) 전면에 형성한다. 상기 소자분리절연막(6)은 실리콘산화막으로 형성한다.1 and 2, a buffer oxide film 2 and a hard mask film 3 are sequentially formed on the semiconductor substrate 1. The buffer oxide film 2 is formed of a silicon oxide film, and the hard mask film 3 is formed of a silicon nitride film. The hard mask film 3 and the buffer oxide film 2 are successively patterned to expose a predetermined region of the semiconductor substrate 1. The exposed semiconductor substrate 1 is selectively etched to form a trench 4 defining an active region. A sidewall oxide film 5 is formed on the inner sidewalls and the bottom of the trench 4, and a device isolation insulating film 6 filling the inside of the trench 4 is formed on the entire surface of the semiconductor substrate 1. The device isolation insulating film 6 is formed of a silicon oxide film.
상기 소자분리절연막(6)을 상기 하드마스크막(3)이 노출될때까지 평탄화하여 소자분리막(6a)을 형성하고, 상기 노출된 하드마스크막(3) 및 상기 버퍼산화막(2)을 습식식각으로 식각하여 제거한다. 이때, 상기 측벽산화막(5) 및 상기 소자분리막(6a)의 가장자리가 더 식각되어 상기 소자분리막(6a)의 가장자리에 덴트(dent)가 발생할 수 있다. 즉, 상기 덴트로 인하여 상기 소자분리막(6a)과 인접한 상기 활성영역의 상부측벽이 노출될 수 있다.The device isolation insulating film 6 is planarized until the hard mask film 3 is exposed to form a device isolation film 6a, and the exposed hard mask film 3 and the buffer oxide film 2 are wet-etched. Etch and remove In this case, edges of the sidewall oxide layer 5 and the device isolation layer 6a may be further etched to generate dents at the edges of the device isolation layer 6a. That is, the upper side wall of the active region adjacent to the device isolation layer 6a may be exposed due to the dent.
상기 활성영역 상에 게이트 절연막(7) 및 게이트 전극(8)을 차례로 형성한다. 상기 게이트 전극(8)은 상기 활성영역을 가로지른다. 이때, 상기 노출된 활성영역의 측벽 상에도 상기 게이트 절연막(7) 및 게이트 전극(8)이 형성되어 상기 덴트 내부에 기생 트랜지스터(A)가 형성될 수 있다. 그 결과, 상기 게이트 전극(8)을 갖는 트랜지스터에 험프(hump) 현상 또는 문턱전압이 낮아지는 역협폭효과(Inverse Narrow Width effect)등이 발생할 수 있다.A gate insulating film 7 and a gate electrode 8 are sequentially formed on the active region. The gate electrode 8 crosses the active region. In this case, the gate insulating layer 7 and the gate electrode 8 may be formed on the exposed sidewalls of the active region to form a parasitic transistor A in the dent. As a result, a hump phenomenon or an inverse narrow width effect of lowering the threshold voltage may occur in the transistor having the gate electrode 8.
본 발명이 이루고자 하는 기술적 과제는 기생 트랜지스터에 의하여 발생할 수 있는 험프 현상 또는 역협폭현상을 최소화할 수 있는 반도체 소자의 형성방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a method of forming a semiconductor device capable of minimizing a hump phenomenon or an inverse narrow phenomenon that may occur due to parasitic transistors.
도 1 및 도 2는 종래의 트렌치 소자분리막을 갖는 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.1 and 2 are cross-sectional views illustrating a method of forming a semiconductor device having a conventional trench isolation layer.
도 3a 내지 도 5a는 본 발명의 바람직한 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 평면도들이다.3A through 5A are plan views illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention.
도 3b 내지 도 5b는 각각 도 3a 내지 도 5b의 I-I'을 따라 취해진 단면도들이다.3B-5B are cross-sectional views taken along the line II ′ of FIGS. 3A-5B, respectively.
상술한 기술적 과제를 해결하기 위한 반도체 소자의 형성방법을 제공한다. 이 방법은 반도체 기판에 활성영역을 한정하는 소자분리막 및 상기 활성영역을 포함하는 반도체기판 내에 제1 농도로 도핑된 제1 도전형의 웰(well)을 형성하는 단계를 포함한다. 상기 소자분리막 측벽에 스페이서를 형성하고, 상기 소자분리막 및 상기 스페이서를 마스크로 사용하여 상기 활성영역의 표면에 제2 도전형의 불순물 이온들을 주입하여 제2 농도로 도핑된 제1 도전형의 표면 도핑영역을 형성한다. 상기 스페이서를 제거한다. 이때, 상기 제1 농도는 상기 제2 농도에 비하여 높다.To provide a method of forming a semiconductor device for solving the above technical problem. The method includes forming an isolation layer defining an active region in a semiconductor substrate and a well of a first conductivity type doped at a first concentration in a semiconductor substrate including the active region. A spacer is formed on the sidewalls of the device isolation layer, and the surface of the first conductivity type is doped to a second concentration by implanting impurity ions of a second conductivity type into the surface of the active region using the device isolation layer and the spacer as a mask. Form an area. Remove the spacer. In this case, the first concentration is higher than the second concentration.
구체적으로, 상기 소자분리막을 트렌치 소자분리막으로 형성하는 것이 바람직하다. 상기 소자분리막을 형성할때, 상기 소자분리막의 가장자리에 상기 활성영역의 상부측벽을 노출시키는 홈이 형성될 수 있다. 이때, 상기 스페이서는 적어도 상기 홈 내부를 채우는 것이 바람직하다. 상기 스페이서는 상기 소자분리막에 대하여 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 상기 소자분리막은실리콘산화막으로 형성하고, 상기 스페이서는 실리콘질화막으로 형성할 수 있다. 상기 이온 주입된 제2 도전형 불순물들의 농도는 상기 제1 도전형의 웰 농도인 상기 제1 농도에 비하여 적은 것이 바람직하다.Specifically, it is preferable to form the device isolation film as a trench device isolation film. When the device isolation layer is formed, a groove may be formed at an edge of the device isolation layer to expose an upper side wall of the active region. In this case, the spacer preferably fills at least the inside of the groove. The spacer may be formed of a material film having an etch selectivity with respect to the device isolation film. The device isolation layer may be formed of a silicon oxide layer, and the spacer may be formed of a silicon nitride layer. The concentration of the ion implanted second conductivity type impurities may be less than the first concentration, which is the well concentration of the first conductivity type.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the invention will be fully conveyed to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. If it is also mentioned that the layer is on another layer or substrate it may be formed directly on the other layer or substrate or a third layer may be interposed therebetween.
도 3a 내지 도 5a는 본 발명의 바람직한 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 평면도들이며, 도 3b 내지 도 5b는 각각 도 3a 내지 도 5a의 I-I'을 따라 취해진 단면도들이다.3A through 5A are plan views illustrating a method of forming a semiconductor device in accordance with an embodiment of the present invention, and FIGS. 3B through 5B are cross-sectional views taken along line II ′ of FIGS. 3A through 5A, respectively.
도 3a 및 도 3b를 참조하면, 반도체기판(101) 상에 활성영역을 한정하는 트렌치(102)를 형성하고, 상기 트렌치(102)의 내부 측벽 및 바닥에 측벽산화막(103)을 형성한다. 상기 측벽산화막(103)은 식각공정에 의해 손상된 상기 트렌치(102)의 내부 측벽 및 바닥을 치유한다. 상기 측벽산화막(103)은 열산화막으로 형성할 수 있다. 상기 트렌치(102)를 채우는 소자분리막(104)을 형성한다. 이때, 상기 소자분리막(104)의 가장자리 및 상기 열산화막(103)의 일부분이 더 식각되어 홈(k)이 발생할 수 있다. 상기 홈(k)은 상기 활성영역에 인접한 상기 소자분리막(104)의 가장자리에 형성된다. 상기 소자분리막(104)은 소자들 간의 절연특성이 우수한 절연막, 예컨대, 실리콘산화막으로 형성하는 것이 바람직하다.3A and 3B, a trench 102 defining an active region is formed on the semiconductor substrate 101, and sidewall oxide films 103 are formed on inner sidewalls and bottoms of the trench 102. The sidewall oxide layer 103 heals the inner sidewalls and the bottom of the trench 102 damaged by an etching process. The sidewall oxide film 103 may be formed of a thermal oxide film. An isolation layer 104 is formed to fill the trench 102. At this time, an edge of the isolation layer 104 and a portion of the thermal oxide film 103 may be further etched to generate a groove k. The groove k is formed at an edge of the device isolation layer 104 adjacent to the active region. The device isolation film 104 may be formed of an insulating film having excellent insulating properties, for example, a silicon oxide film.
상기 활성영역을 포함하는 반도체기판에(101)에 제1 도전형의 불순물이온들을 주입하여 제1 도전형의 웰(105)을 형성한다. 상기 제1 도전형의 웰(105)은 제1 농도를 갖도록 형성한다. 이때, 상기 활성영역의 표면 및 상기 홈(k)으로 노출된 상기 활성영역의 측벽 또한 상기 제1 농도를 갖는다. 상기 반도체기판(101)이 제1 도전형의 불순물로 상기 제1 농도로 도핑된 기판일 경우, 상기 제1 도전형의 웰(105) 형성을 위한 불순물 이온들을 주입하는 공정은 생략될 수 있다. 상기 제1 도전형의 웰(105)은 상기 트렌치(102)가 형성되기 전에 형성될 수 있다.The first conductive well 105 is formed by implanting impurity ions of a first conductivity type into the semiconductor substrate 101 including the active region. The first conductivity type well 105 is formed to have a first concentration. In this case, a surface of the active region and sidewalls of the active region exposed by the groove k also have the first concentration. When the semiconductor substrate 101 is a substrate doped with impurities of a first conductivity type to the first concentration, the process of implanting impurity ions for forming the well 105 of the first conductivity type may be omitted. The first conductivity type well 105 may be formed before the trench 102 is formed.
상기 제1 도전형의 웰(105)을 갖는 반도체기판(101) 전면에 스페이서막(106)을 형성한다. 이때, 상기 스페이서막(106)은 상기 홈(k) 내부를 채운다. 상기 스페이서막(106)은 상기 소자분리막(104)에 대하여 식각선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 예를 들면, 실리콘질화막으로 형성하는 것이 바람직하다.The spacer film 106 is formed over the entire surface of the semiconductor substrate 101 having the first conductivity type well 105. In this case, the spacer layer 106 fills the inside of the groove k. The spacer layer 106 may be formed of a material layer having an etch selectivity with respect to the device isolation layer 104. For example, it is preferable to form with a silicon nitride film.
도 4a, 도 4b, 도 5a 및 도 5b를 참조하면, 상기 스페이서막(106)을 이방성 식각하여 상기 소자분리막(104)의 측벽에 스페이서(106a)를 형성한다. 상기 스페이서(106a)는 적어도 상기 홈(k) 내부를 채우는 것이 바람직하다. 상기 스페이서(106a)는 상기 노출된 활성영역의 측벽과 인접한 상기 활성영역의 가장자리를 덮을 수 있다.4A, 4B, 5A, and 5B, the spacer layer 106 is anisotropically etched to form spacers 106a on sidewalls of the device isolation layer 104. Preferably, the spacer 106a fills at least the inside of the groove k. The spacer 106a may cover an edge of the active region adjacent to the exposed sidewall of the active region.
상기 스페이서(106a) 및 상기 소자분리막(104)을 마스크로 사용하여 상기 활성영역의 표면에 제2 도전형의 불순물 이온들을 주입(107)하여 제2 농도로 도핑된 제1 도전형의 표면 도핑영역(108)을 형성한다. 상기 제1 농도는 상기 제2 농도에 비하여 높다. 이때, 상기 이온 주입(107)된 제2 도전형의 불순물들 농도는 상기 제1 도전형의 웰(105)의 농도인 상기 제1 농도에 비하여 적은 것이 바람직하다. 다시 말해서, 상기 활성영역 표면에 상기 제2 도전형의 불순물 이온들이 주입(107)됨으로써, 상기 활성영역 표면의 제1 도전형 불순물들의 주캐리어들 및 상기 제2 도전형 불순물들의 주 캐피어들이 서로 상쇄되어 상기 활성영역의 도핑농도가 감소한다. 그 결과, 상기 제2 농도로 도핑된 상기 제1 도전형의 표면 도핑영역(108)이 형성된다. 상기 제1 도전형이 p-type일 경우, 상기 제2 도전형은 n-type에 해당한다. 이와 반대로, 상기 제1 도전형이 n-type일 경우, 상기 제2 도전형은 p-type에 해당한다.The surface doped region of the first conductivity type doped to a second concentration by implanting 107 impurity ions of the second conductivity type into the surface of the active region using the spacer 106a and the device isolation layer 104 as a mask. Form 108. The first concentration is higher than the second concentration. In this case, it is preferable that the concentration of impurities of the second conductivity type implanted with the ion implantation 107 is smaller than the first concentration, which is the concentration of the well 105 of the first conductivity type. In other words, impurity ions of the second conductivity type are implanted 107 into the surface of the active region, so that the main carriers of the first conductivity type impurities on the surface of the active region and the main capacitors of the second conductivity type impurities are mutually different. Offset reduces the doping concentration of the active region. As a result, the surface doped region 108 of the first conductivity type doped to the second concentration is formed. When the first conductivity type is p-type, the second conductivity type corresponds to n-type. On the contrary, when the first conductivity type is n-type, the second conductivity type corresponds to p-type.
상기 제2 도전형의 불순물 이온들을 주입(107)시, 상기 노출된 활성영역의 상부측벽 및 상기 활성영역의 가장자리는 상기 스페이서(106a)에 의해 보호된다. 즉, 상기 노출된 활성영역의 상부측벽 및 상기 활성영역의 가장자리의 도핑 농도는 상기 제1 농도를 유지한다. 결과적으로, 트랜지스터의 채널영역(110)은 상기 제2 농도로 도핑된 상기 표면 도핑영역(108) 및 상기 제1 농도로 도핑된 엣지 영역(109)으로 구성된다.In the implantation of the second conductivity type impurity ions 107, the upper side wall of the exposed active region and the edge of the active region are protected by the spacer 106a. That is, the doping concentration of the upper side wall of the exposed active region and the edge of the active region maintains the first concentration. As a result, the channel region 110 of the transistor is composed of the surface doped region 108 doped with the second concentration and the edge region 109 doped with the first concentration.
상기 채널영역(110)을 갖는 반도체기판(101)으로 부터 스페이서(106a)를 제거한다. 이때, 상기 홈(k)의 내부가 노출된다. 상기 활성영역 상을 가로지르는 게이트 패턴(113)을 형성한다. 상기 게이트 패턴(113)은 차례로 적층된 게이트 절연막(111) 및 게이트 전극(112)으로 구성된다. 상기 게이트 절연막(111)은 열산화막으로 형성할 수 있다. 상기 게이트 절연막(111)은 상기 노출된 활성영역의 상부측벽상에도 형성된다. 상기 게이트 전극(112)은 도핑된 폴리실리콘막 또는 폴리사이드막으로 형성할 수 있다. 상기 폴리사이드막은 적층된 도핑된 폴리실리콘막 및 금속실리사이드막으로 구성된다. 상기 게이트 패턴(113) 양측의 상기 활성영역에 제2 도전형의 불순물확산층(114)을 형성한다. 상기 불순물확산층(114)은 소오스/드레인 영역에 해당한다.The spacer 106a is removed from the semiconductor substrate 101 having the channel region 110. At this time, the inside of the groove k is exposed. A gate pattern 113 is formed across the active region. The gate pattern 113 includes a gate insulating layer 111 and a gate electrode 112 that are sequentially stacked. The gate insulating layer 111 may be formed of a thermal oxide layer. The gate insulating layer 111 is also formed on the upper side wall of the exposed active region. The gate electrode 112 may be formed of a doped polysilicon layer or a polyside layer. The polyside film is composed of a stacked doped polysilicon film and a metal silicide film. A second conductivity type impurity diffusion layer 114 is formed in the active region on both sides of the gate pattern 113. The impurity diffusion layer 114 corresponds to a source / drain region.
상술한 실시예에서, 상기 채널영역(110) 중 상기 제1 농도로 도핑된 상기 엣지 영역(109)은 상기 제2 농도로 도핑된 상기 표면 도핑영역(108)에 비하여 높은 농도로 도핑된다. 이로 인하여, 상기 홈(k) 내부에 기생 트랜지스터(pT)가 형성될지라도, 상기 기생 트랜지스터(pT)의 문턱전압은 주 트랜지스터의 문턱전압에 비하여 높게 된다. 즉, 상기 제2 농도는 상기 주 트랜지스터의 문턱전압에 적합한 도핑농도이며, 상기 제1 농도는 상기 주 트랜지스터의 문턱전압에 비하여 높은 문턱전압에 적합한 도핑농도이다. 그 결과, 상기 기생 트랜지스터(pT)로 인하여 발생할 수 있는 험프(hump) 또는 역협폭 현상등을 최소화할 수 있다.In the above-described embodiment, the edge region 109 doped at the first concentration of the channel region 110 is doped at a higher concentration than the surface doped region 108 doped at the second concentration. Thus, even if the parasitic transistor pT is formed inside the groove k, the threshold voltage of the parasitic transistor pT becomes higher than the threshold voltage of the main transistor. That is, the second concentration is a doping concentration suitable for the threshold voltage of the main transistor, and the first concentration is a doping concentration suitable for a higher threshold voltage than the threshold voltage of the main transistor. As a result, it is possible to minimize a hump or inverse narrow phenomenon that may occur due to the parasitic transistor pT.
상술한 바와 같이, 본 발명에 따르면, 소자분리막 가장자리에 형성된 홈에 의해 노출된 활성영역 상부측벽이 상기 활성영역의 표면에 비하여 높은 농도로 도핑된다. 이로 인하여, 상기 홈 내에 기생 트랜지스터가 형성될지라도, 상기 기생 트랜지스터의 문턱전압이 증가하여 종래의 기생트랜지스터로 인하여 발생하던 험프현상 또는 역협폭현상을 최소화할 수 있다.As described above, according to the present invention, the upper side wall of the active region exposed by the groove formed at the edge of the device isolation layer is doped at a higher concentration than the surface of the active region. Thus, even if a parasitic transistor is formed in the groove, the threshold voltage of the parasitic transistor is increased to minimize the hump phenomenon or the inverse narrow phenomenon caused by the conventional parasitic transistor.
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| US7846790B2 (en) | 2006-10-25 | 2010-12-07 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device having multiple gate dielectric layers and semiconductor device fabricated thereby |
| KR101100704B1 (en) * | 2004-12-16 | 2011-12-30 | 매그나칩 반도체 유한회사 | Method for manufacturing semiconductor device |
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