KR20050047659A - Method for manufacturing semiconductor device having recess channel mos transistor - Google Patents
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Abstract
리세스 채널 모오스 트렌지스터의 제조 방법이 개시되어 있다. 반도체 기판에 액티브 및 필드 영역을 정의한다. 상기 기판에서 채널 형성 영역에 불순물을 1차 주입한다. 상기 기판에서 게이트 형성 영역을 식각하여 게이트 트렌치를 형성한다. 상기 게이트 트렌치의 바닥면 아래에 선택적으로, 상기 1차 주입된 불순물과 동일한 타입의 불순물을 2차 주입한다. 상기 게이트 트렌치에서 채널이 형성되는 방향과 수직한 방향의 상기 액티브 양측 가장자리에, 상기 필드 영역의 경사에 의해 식각되지 않고 상기 필드 영역 측면에 잔류하는 반도체 기판을 제거한다. 이어서, 상기 게이트 트렌치에 게이트 산화막 및 게이트 도전막을 순차적으로 형성한다. 상기와 같이 게이트 트렌치 내에 불순물을 주입함으로서, 게이트 트렌치 깊이에 따른 문턱 전압 차이를 최소화할 수 있다. A method of making a recess channel MOS transistor is disclosed. Define active and field regions on the semiconductor substrate. Impurities are first injected into the channel formation region in the substrate. The gate trench is etched in the substrate to form a gate trench. Optionally under the bottom of the gate trench, a second implantation of impurities of the same type as the first implanted impurities. The semiconductor substrate, which is not etched by the inclination of the field region and remains on the side of the field region, is removed at the edges of the active sides in the direction perpendicular to the direction in which the channel is formed in the gate trench. Subsequently, a gate oxide film and a gate conductive film are sequentially formed in the gate trench. By injecting impurities into the gate trench as described above, it is possible to minimize the difference in threshold voltage according to the gate trench depth.
Description
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 리세스 채널 구조의 트렌지스터의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a transistor having a recess channel structure.
반도체 장치가 고집적화됨에 따라, MOS 트랜지스터의 게이트 길이는 매우 감소되고 있으며, 상기 이웃하는 게이트들 간의 간격도 매우 감소되고 있다. As semiconductor devices become highly integrated, the gate length of MOS transistors is greatly reduced, and the spacing between neighboring gates is also greatly reduced.
전통적인 플레너(planar)형 게이트를 갖는 트렌지스터는 게이트 길이가 감소되면 트렌지스터의 채널 길이 역시 줄어든다. 상기 트렌지스터의 채널 길이가 작아지면, 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인의 영향이 현저해져, 정션의 누설전류 증가 및 소오스/드레인의 펀치 쓰루우 발생 등의 문제가 더욱 심화된다. 또한, 액티브 영역의 축소에 따라 채널의 폭도 감소하게 되어 문턱 전압(threshold voltage)이 증가하는 협채널 효과(narrow width effect)가 나타난다.Transistors with traditional planar gates also reduce the channel length of the transistor as the gate length decreases. As the channel length of the transistor becomes smaller, the influence of the source and the drain on the electric field and potential in the channel region becomes remarkable, and the problems such as an increase in leakage current of the junction and a punch through of the source / drain are further exacerbated. In addition, as the width of the active region decreases, the width of the channel decreases, resulting in a narrow width effect, in which a threshold voltage increases.
따라서, 상기 소오스/드레인의 펀치 쓰루우 발생을 감소시키기 위하여 게이트 길이에 비해 채널 길이가 증가되는 리세스 채널 트렌지스터를 개발하고 있다. 상기 리세스 채널 트렌지스터는 게이트가 형성되어야 할 영역에 게이트 트렌치가 형성되고, 상기 게이트 트렌치 내에 게이트가 형성된다. 그리고, 상기 게이트 양측으로 소오스/드레인이 형성된다. Accordingly, in order to reduce the punch-through occurrence of the source / drain, a recess channel transistor having a channel length increased relative to the gate length has been developed. In the recess channel transistor, a gate trench is formed in an area where a gate is to be formed, and a gate is formed in the gate trench. A source / drain is formed on both sides of the gate.
상기 플레너 트렌지스터의 경우, 트렌지스터의 문턱 전압은 소오스 및 드레인 양단간의 직선 거리 및 채널 형성 부위의 불순물의 농도에 의하여 결정된다. In the case of the planar transistor, the threshold voltage of the transistor is determined by the linear distance between the both ends of the source and drain and the concentration of impurities in the channel forming region.
그러나, 상기 리세스 채널 트렌지스터는 상기 채널이 리세스 트렌치의 바닥 부위에 형성되므로, 상기 트렌지스터의 문턱 전압은 상기 트렌치 바닥 부위의 불순물 도핑 농도 및 리세스 트렌치의 폭에 의하여 결정된다. 따라서, 상기 리세스 트렌치를 식각할 때 식각 깊이가 달라지거나 트렌치 바닥 부분의 형상이 달라지는 경우에, 상기 리세스 트렌치의 불순물 도핑 농도가 달라지게 되고 이로 인해 트렌지스터의 문턱 전압 특성이 변화하게 된다. 특히, 이온 주입 공정의 특성상, 기판으로부터의 깊이에 따른 불순물의 도핑 프로파일의 변화가 크기 때문에 문턱 전압 특성을 균일하게 형성하는 것이 용이하지 않다. However, in the recess channel transistor, since the channel is formed at the bottom portion of the recess trench, the threshold voltage of the transistor is determined by the impurity doping concentration of the trench bottom portion and the width of the recess trench. Therefore, when the etching depth is changed or the shape of the trench bottom portion is changed when the recess trench is etched, the impurity doping concentration of the recess trench is changed, thereby changing the threshold voltage characteristic of the transistor. In particular, due to the nature of the ion implantation process, it is not easy to uniformly form the threshold voltage characteristic because the change in the doping profile of the impurities with the depth from the substrate is large.
따라서, 본 발명의 목적은 균일한 문턱 전압 산포를 가지는 리세스 트렌지스터의 제조 방법을 제공하는데 있다. Accordingly, an object of the present invention is to provide a method of manufacturing a recess transistor having a uniform threshold voltage distribution.
상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판에 액티브 및 필드 영역을 정의한다. 상기 기판에서 채널 형성 영역에 불순물을 1차 주입한다. 상기 기판에서 게이트 형성 영역을 식각하여 게이트 트렌치를 형성한다. 상기 게이트 트렌치의 바닥면 아래에 선택적으로, 상기 1차 주입된 불순물과 동일한 타입의 불순물을 2차 주입한다. 상기 게이트 트렌치에서 채널이 형성되는 방향과 수직한 방향의 상기 액티브 양측 가장자리에, 상기 필드 영역의 경사에 의해 식각되지 않고 상기 필드 영역 측면에 잔류하는 반도체 기판을 제거한다. 이어서, 상기 게이트 트렌치에 게이트 산화막 및 게이트 도전막을 순차적으로 형성한다. In order to achieve the above object, the present invention defines active and field regions in a semiconductor substrate. Impurities are first injected into the channel formation region in the substrate. The gate trench is etched in the substrate to form a gate trench. Optionally under the bottom of the gate trench, a second implantation of impurities of the same type as the first implanted impurities. The semiconductor substrate, which is not etched by the inclination of the field region and remains on the side of the field region, is removed at the edges of the active sides in the direction perpendicular to the direction in which the channel is formed in the gate trench. Subsequently, a gate oxide film and a gate conductive film are sequentially formed in the gate trench.
상기 1차 주입된 불순물 및 2차 주입된 불순물의 농도의 조합은 트렌지스터의 동작에 요구되는 채널 영역의 불순물 농도가 되도록 각 불순물 농도를 조절한다. The combination of the concentrations of the first implanted impurity and the second implanted impurity adjusts each impurity concentration to be an impurity concentration of the channel region required for the operation of the transistor.
상기 게이트 트렌치 내에 불순물 주입은 일정 각도를 가지고 양측 방향으로 2회 이상 교번하여 수행하여 상기 필드 영역의 경사에 의해 가려지는 부위에도 불순물이 주입되도록 한다. Impurity implantation in the gate trench is alternately performed two or more times in both directions at a predetermined angle so that the impurity is also implanted in the portion covered by the inclination of the field region.
상기 방법에 의하면, 게이트 트렌치를 형성한 이 후에, 상기 트렌지스터의 문턱 전압을 결정하는 채널 영역의 불순물 주입 공정을 더 수행한다. 때문에, 상기 게이트 트렌치의 식각 깊이 및 형상의 차이가 발생하더라도 상기 채널 영역의 불순물 농도의 차이가 최소화된다. 그러므로, 상기 채널 영역의 불순물 농도 차이에 따른 문턱 전압의 차이가 감소되어, 문턱 전압 특성 산포가 균일한 리세스 트렌지스터를 제조할 수 있다. According to the method, after the gate trench is formed, an impurity implantation process of the channel region for determining the threshold voltage of the transistor is further performed. Therefore, even if there is a difference in the etching depth and the shape of the gate trench, the difference in the impurity concentration in the channel region is minimized. Therefore, the difference in the threshold voltage according to the difference in the impurity concentration in the channel region is reduced, so that a recess transistor having a uniform distribution of the threshold voltage characteristic can be manufactured.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일실시예에 따른 DRAM장치의 셀 트렌지스터의 평면도이다.1 is a plan view of a cell transistor of a DRAM device according to an embodiment of the present invention.
도 1을 참조하면, 독립 패턴 형태의 액티브 영역(100b)이 정의되고, 상기 액티브 영역(100b) 상에는 게이트(110) 라인이 형성되어 있다. Referring to FIG. 1, an active region 100b having an independent pattern is defined, and a gate 110 line is formed on the active region 100b.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 DRAM장치의 셀 트렌지스터의 형성 방법을 나타내기 위한 X방향의 단면도들이다. 도 3a 내지 도 3d는 본 발명의 일실시예에 따른 DRAM장치의 셀 트렌지스터를 형성하는 방법을 설명하기 위한 Y방향 단면도들이다. 여기서, 상기 X방향은 도 1의 X-X'방향이고, 상기 Y 방향은 도1의Y-Y'방향이다. 2A to 2F are cross-sectional views in the X direction for illustrating a method of forming a cell transistor of a DRAM device according to an embodiment of the present invention. 3A to 3D are cross-sectional views in a Y-direction for explaining a method of forming a cell transistor of a DRAM device according to an embodiment of the present invention. Herein, the X direction is the X-X 'direction of FIG. 1, and the Y direction is the Y-Y' direction of FIG. 1.
도 2a를 참조하면, 반도체 기판(100)의 상부에 통상적인 트렌치 소자 분리 공정을 수행하여 액티브 영역 및 필드 영역(100a)을 구분한다. 상기 액티브 영역은 필드 영역(100a)에 의해 한정되며, 독립 패턴 형태를 갖는다. Referring to FIG. 2A, a conventional trench device isolation process is performed on the semiconductor substrate 100 to distinguish the active region and the field region 100a. The active region is defined by the field region 100a and has an independent pattern form.
이어서, 상기 기판(100) 상에 버퍼 산화막(101)을 100Å 정도의 얇은 두께로 형성한다. 이어서, 상기 기판(100) 상에 채널 영역을 형성하기 위한 불순물(106a)을 1차 주입한다. DRAM셀의 경우 상기 기판 상에 P형 불순물을 주입한다. 상기 1차 주입되는 불순물(106a)은 트렌지스터를 구동하기 위해 요구되는 채널 영역의 불순물 농도보다 저농도로 주입한다. Subsequently, a buffer oxide film 101 is formed on the substrate 100 to a thin thickness of about 100 GPa. Subsequently, impurities 106a are first implanted to form a channel region on the substrate 100. In the case of DRAM cells, P-type impurities are implanted on the substrate. The first implanted impurity 106a is implanted at a lower concentration than the impurity concentration of the channel region required for driving the transistor.
도 4a는 기판 깊이에 따른 1차 주입된 불순물의 농도 프로파일을 보여주는 그래프도이다. 4A is a graph showing concentration profiles of primary implanted impurities according to substrate depth.
도 4a를 참조하면, 상기 기판(100) 표면으로부터 깊이의 변화에 따라 상기 불순물의 농도 프로파일의 변화가 심하다. 그런데, 리세스 트렌지스터에서 채널이 형성되는 부위인 게이트 트렌치의 바닥면은 상기 기판(100) 표면으로부터 일정 깊이 아래에 위치하여 있다. 때문에, 상기 게이트 트렌치의 깊이의 변화에 따라 상기 채널 형성 영역에서의 1차 주입된 불순물의 농도가 크게 변화한다. Referring to FIG. 4A, the concentration profile of the impurity is severely changed as the depth is changed from the surface of the substrate 100. However, the bottom surface of the gate trench, which is a portion where the channel is formed in the recess transistor, is located below a predetermined depth from the surface of the substrate 100. Therefore, the concentration of the first implanted impurity in the channel formation region is greatly changed as the depth of the gate trench is changed.
이어서, 상기 버퍼 산화막(101) 상에 하드 마스크막(102)을 형성한다. 상기 하드 마스크막(102)은 반도체 기판(100)에 대해 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 상기 하드 마스크막(102)은 실리콘 질화물(SiN) 또는 실리콘 산화 질화물(SiON)로 형성할 수 있다. Subsequently, a hard mask film 102 is formed on the buffer oxide film 101. The hard mask layer 102 may be formed of a material having an etch selectivity with respect to the semiconductor substrate 100. For example, the hard mask layer 102 may be formed of silicon nitride (SiN) or silicon oxynitride (SiON).
도 2b를 참조하면, 상기 하드 마스크막(102) 상에 리세스 게이트가 형성될 부위를 정의하기 위한 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 상기 하드 마스크막(102) 및 버퍼 산화막(101)을 식각하여 하드 마스크 패턴(102a)을 형성한다. 이어서, 통상의 애싱 스트립 공정에 의해 상기 포토레지스트 패턴을 제거한다. Referring to FIG. 2B, a photoresist pattern is formed on the hard mask layer 102 to define a region where a recess gate is to be formed, and the hard mask layer 102 and the buffer oxide layer are formed using the photoresist pattern as a mask. The hard mask pattern 102a is formed by etching 101. The photoresist pattern is then removed by a conventional ashing strip process.
도 2c를 참조하면, 상기 하드 마스크 패턴(102a)을 식각 마스크로 하여 상기 기판(100)을 식각하여 게이트 트렌치(104)를 형성한다. 상기 기판(100) 식각 시에 상기 하드 마스크 패턴(102a)의 상부가 일부 식각된다. 상기 하드 마스크 패턴은, 상기 기판(100)을 식각하여 게이트 트렌치(104)가 형성된 이 후에도 상기 하드 마스크 패턴(102a)이 일정 두께로 남아있도록 형성하여야 한다. 상기 남아있는 하드 마스크 패턴(102a)은 이후에 수행하는 이온 주입 공정 시에 이온 주입 마스크로서 사용할 수 있을 정도의 두께를 가져야 한다. Referring to FIG. 2C, the substrate 100 is etched using the hard mask pattern 102a as an etch mask to form a gate trench 104. The upper portion of the hard mask pattern 102a is partially etched when the substrate 100 is etched. The hard mask pattern should be formed such that the hard mask pattern 102a remains at a predetermined thickness even after the gate trench 104 is formed by etching the substrate 100. The remaining hard mask pattern 102a should have a thickness enough to be used as an ion implantation mask in a subsequent ion implantation process.
상기 게이트 트렌치(104)는 액티브 영역(100b) 상에 위치한 게이트 라인 부위의 기판을 식각하여 형성한다. The gate trench 104 is formed by etching a substrate of a gate line portion on the active region 100b.
도 1 및 도 3a를 참조하면, 상기 게이트 라인(110)에서 상기 액티브 영역 상에 형성되는 영역 즉, 게이트 트렌치(104)가 형성된 영역만이 게이트로서의 역할을 한다. 1 and 3A, only a region formed on the active region in the gate line 110, that is, a region in which the gate trench 104 is formed, serves as a gate.
상기 게이트 라인(110)과 평행한 방향으로의 상기 게이트 양측 가장자리는 필드 영역(100a)과 접촉하여, 상기 게이트 양측이 상기 필드 영역(100a)에 의해 서로 분리되어야 한다. 그런데, 상기 필드 영역(100a)은 STI공정에 의해 형성되는 경우 식각 공정의 특성상 측면에 경사가 있다. 따라서, 상기 게이트 트렌치에서 채널이 형성되는 방향과 수직한 방향의 상기 액티브 양측 가장자리에는, 상기 필드 영역(100a)의 경사에 의해 가려지져 기판의 식각이 이루어지지 않아서, 상기 필드 영역(100a) 측면에 반도체 기판(A)이 잔류한다. Edges on both sides of the gate in a direction parallel to the gate line 110 are in contact with the field region 100a, so that both sides of the gate are separated from each other by the field region 100a. However, when the field region 100a is formed by the STI process, the field region 100a is inclined to the side surface due to the characteristics of the etching process. Accordingly, the substrate may not be etched by the inclination of the field region 100a at both edges of the active portion in a direction perpendicular to the direction in which the channel is formed in the gate trench. The semiconductor substrate A remains.
도 2d 및 도 3b를 참조하면, 상기 게이트 트렌치(104)가 형성되어 있는 기판(100)에 상기 1차 주입된 불순물과 동일한 타입의 불순물(106b)을 2차 주입한다. 상기 게이트 트렌치(104) 이외의 기판 상에는 하드 마스크 패턴(102a)이 남아있으므로, 상기 불순물은 상기 게이트 트렌치(104) 내부로 주입된다. 상기 2차 주입하는 불순물은 상기 게이트 트렌치(104) 바닥 아래에 주로 분포된다. 2D and 3B, impurities 106b of the same type as the first implanted impurities are secondly injected into the substrate 100 on which the gate trench 104 is formed. Since the hard mask pattern 102a remains on the substrates other than the gate trench 104, the impurities are injected into the gate trench 104. The second implanted impurity is mainly distributed below the bottom of the gate trench 104.
상기 게이트 트렌치(104) 내에 불순물(105) 주입은 일정 각도를 가지고 양측 방향으로 2회 이상 교번하여 수행한다. 따라서, 상기 필드 영역(100a)의 측면 경사에 의해 가려지는 부위에도 불순물(106b)이 주입된다. Injecting the impurity 105 into the gate trench 104 is alternately performed two or more times in both directions at a predetermined angle. Therefore, the impurities 106b are also injected into the portion that is covered by the side slope of the field region 100a.
상기 2차 주입하는 불순물(106b)은 상기 1차 주입된 불순물(106a) 및 2차 주입하는 불순물의 농도(106b)의 조합이 트렌지스터의 동작에 요구되는 채널 영역의 불순물 농도가 되도록 조절하여 주입한다. 상기 2차 주입하는 불순물(106b)의 농도에 따라, 트렌지스터의 문턱 전압을 용이하게 조절할 수 있다. 또한, 상기 게이트 트렌치(104)를 형성한 이 후에 채널 영역을 형성하기 위한 불순물을 주입하므로 상기 게이트 트렌치(104)의 깊이가 달라짐에 따라 상기 채널 영역의 불순물 농도가 변하는 것을 최소화시킬 수 있다. 따라서, 상기 채널 영역의 불순물 농도 차이에 따른 문턱 전압의 차이가 감소된다. The second implanted impurity 106b is implanted by adjusting the combination of the first implanted impurity 106a and the second implanted impurity concentration 106b to be the impurity concentration of the channel region required for the operation of the transistor. . The threshold voltage of the transistor can be easily adjusted according to the concentration of the impurity 106b to be secondary injected. In addition, since the impurity for forming the channel region is implanted after the gate trench 104 is formed, the impurity concentration of the channel region may be minimized as the depth of the gate trench 104 is changed. Therefore, the difference in the threshold voltage according to the difference in the impurity concentration in the channel region is reduced.
도 4b는 트렌치 바닥의 깊이에 따른 불순물 농도 프로파일 그래프이다. 4B is a graph of impurity concentration profile depending on the depth of the trench bottom.
도 4b를 참조하면, 상기 게이트 트렌치(104) 바닥의 깊이 차이가 발생하더라도, 상기 게이트 트렌치(104) 바닥 아래의 농도는 크게 변화하지 않음을 알 수 있다. 따라서, 상기 2차 불순물 주입에 의해 채널 영역의 불순물 농도를 용이하게 조절할 수 있다. Referring to FIG. 4B, even if a depth difference of the bottom of the gate trench 104 occurs, the concentration under the bottom of the gate trench 104 does not change significantly. Therefore, the impurity concentration of the channel region can be easily adjusted by the secondary impurity implantation.
상기 2차 주입된 불순물(106b)은 채널이 형성되는 부위에 선택적으로 주입되어 채널 영역을 정의한다. 그러나, 상기 게이트 트렌치(104) 바닥 아래로 2차 불순물 주입만을 수행하고, 이전의 1차 불순물 주입 공정을 생략하는 것은 좋지 않다. 만일, 1차 불순물 주입 공정을 생략하는 경우, 상기 게이트 트렌치(104)의 측면 부위에는 불순물 영역이 정상적으로 형성되지 않을 수 있고, 이 경우에는 채널 형성이 어려워져 트렌지스터의 동작 불량이 발생하게 된다. The secondary implanted impurity 106b is selectively implanted in a portion where a channel is formed to define a channel region. However, it is not preferable to perform only the second impurity implantation below the bottom of the gate trench 104 and omit the previous first impurity implantation process. If the primary impurity implantation process is omitted, an impurity region may not be normally formed in the side portion of the gate trench 104, and in this case, channel formation becomes difficult, resulting in malfunction of the transistor.
도 2e 및 도 3c를 참조하면, 상기 게이트 트렌치(104)가 형성되어 있는 기판(100)을 선택적으로 등방성 식각한다. 상기 등방성 식각 공정은 상기 필드 영역(100a)의 경사에 의해 가려지는 부위에 남아있는 반도체 기판(100)을 제거하는 공정이다. 상기 반도체 기판(100)이 완전히 제거되지 않고 남아있는 경우에는 상기 액티브 영역의 가장자리 부위가 서로 연결되어 채널 영역이 서로 쇼트된다. 2E and 3C, the substrate 100 on which the gate trench 104 is formed is selectively isotropically etched. The isotropic etching process is a process of removing the semiconductor substrate 100 remaining in the portion covered by the inclination of the field region 100a. When the semiconductor substrate 100 is not completely removed, the edge portions of the active regions are connected to each other and the channel regions are shorted to each other.
상기 등방성 식각 공정은 상기 하드 마스크 패턴(102a) 저면의 기판이 리세스되지 않도록, 상기 하드 마스크 패턴(102a)과 반도체 기판(100)과의 식각 선택비가 높은 조건으로 수행하여야 한다. 상기 등방성 식각은 플라즈마를 이용한 건식 등방성 식각 공정(chemical dry etch) 또는 습식 식각 공정으로 수행할 수 있다. The isotropic etching process may be performed under a condition in which an etching selectivity between the hard mask pattern 102a and the semiconductor substrate 100 is high so that the substrate on the bottom surface of the hard mask pattern 102a is not recessed. The isotropic etching may be performed by a dry isotropic etching process using a plasma or a wet etching process.
상기 등방성 식각 공정은 또한, 상기 게이트 트렌치(104)의 표면을 세정하는 역할 및 상기 게이트 트렌치(104)의 바닥 모서리 부위를 라운딩하는 역할을 한다. The isotropic etching process also serves to clean the surface of the gate trench 104 and to round the bottom edge portion of the gate trench 104.
이어서, 상기 하드 마스크 패턴(102a)을 식각한다. Subsequently, the hard mask pattern 102a is etched.
도 2f 및 도 3d를 참조하면, 상기 게이트 트렌치(104)의 측면, 저면 및 기판(100) 상부면에 게이트 절연막(108)을 형성한다. 2F and 3D, a gate insulating layer 108 is formed on the side surface, the bottom surface of the gate trench 104, and the top surface of the substrate 100.
이어서, 상기 게이트 절연막(108)이 형성되어 있는 상기 게이트 트렌치(104) 내부를 매립하면서 상기 기판(100)표면 상에 소정의 두께로 도전막을 형성한다. 상기 도전막은 불순물이 도핑된 폴리실리콘막을 포함한다. 또는, 상기 도전막은 폴리실리콘막 상에 금속막 또는 금속 실리사이드막이 적층된막으로 이루어지는 다층막을 포함한다. Subsequently, a conductive film is formed to a predetermined thickness on the surface of the substrate 100 while filling the inside of the gate trench 104 in which the gate insulating film 108 is formed. The conductive film includes a polysilicon film doped with impurities. Alternatively, the conductive film includes a multilayer film made of a film in which a metal film or a metal silicide film is laminated on a polysilicon film.
이어서, 상기 도전막을 패터닝하여 상기 게이트 트렌치(104) 내부를 매립하면서 상기 게이트 트렌치 저면에 대해 수직 방향으로 연장되고, 상기 기판 표면으로부터 돌출되는 라인 형상을 갖는 리세스 채널 게이트 라인(110)을 형성한다.Subsequently, the conductive layer is patterned to form a recess channel gate line 110 having a line shape extending in a direction perpendicular to the bottom of the gate trench and protruding from the substrate surface while filling the inside of the gate trench 104. .
이어서, 도시하지는 않았으나, 상기 게이트 라인 양측으로 소오스/드레인을 형성한다. Next, although not shown, a source / drain is formed on both sides of the gate line.
상술한 바와 같이 본 발명에 의하면, MOS트랜지스터의 게이트 전극을 리세스 채널을 가지도록 형성함으로서 쇼트 채널 효과를 최소화할 수 있다. 또한, 게이트 트렌치의 깊이의 차이에 따라 문턱 전압이 불균일한 산포를 갖는 것을 방지할 수 있다. As described above, according to the present invention, the short channel effect can be minimized by forming the gate electrode of the MOS transistor to have a recess channel. In addition, it is possible to prevent the threshold voltage from having a nonuniform distribution according to the difference in the depth of the gate trench.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
도 1은 본 발명의 일실시예에 따른 DRAM장치의 셀 트렌지스터의 평면도이다.1 is a plan view of a cell transistor of a DRAM device according to an embodiment of the present invention.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 DRAM장치의 셀 트렌지스터를 형성하는 방법을 설명하기 위한 X방향 단면도들이다. 2A to 2F are cross-sectional views in an X-direction for explaining a method of forming a cell transistor of a DRAM device according to an embodiment of the present invention.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 DRAM장치의 셀 트렌지스터를 형성하는 방법을 설명하기 위한 Y방향 단면도들이다. 3A to 3D are cross-sectional views in a Y-direction for explaining a method of forming a cell transistor of a DRAM device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
100 : 반도체 기판 100a : 필드 영역100: semiconductor substrate 100a: field region
102a : 하드 마스크 패턴 104 : 게이트 트렌치102a: hard mask pattern 104: gate trench
106a, 106b : 불순물 108 : 게이트 절연막 106a, 106b: Impurity 108: gate insulating film
110 : 게이트 라인 110: gate line
Claims (7)
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| KR100596807B1 (en) * | 2005-06-30 | 2006-07-04 | 주식회사 하이닉스반도체 | Method for forming recessed gate of semiconductor device |
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2003
- 2003-11-18 KR KR1020030081406A patent/KR20050047659A/en not_active Application Discontinuation
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