KR100546141B1 - Transistor of semiconductor device and forming method thereof - Google Patents

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Abstract

본 발명은 반도체소자의 트랜지스터 및 그 형성방법에 관한 것으로, 반도체소자의 고집적화에 따른 펀치 쓰루우 현상을 극복하기 위하여, 소오스 영역과 드레인 영역의 반도체기판 중에서 일측의 높이를 타측보다 높거나 낮게 형성된 비대칭 형태로 형성하고 후속 공정으로 트랜지스터를 형성함으로써 이웃하는 트랜지스터로의 펀치 쓰루우 현상을 억제할 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor of a semiconductor device and a method for forming the semiconductor device. In order to overcome the punch-through phenomenon caused by high integration of a semiconductor device, an asymmetry in which a height of one side of a semiconductor substrate in a source region and a drain region is higher or lower than the other side is formed. It is a technology that can improve the characteristics and reliability of the semiconductor device by forming a shape and forming a transistor in a subsequent process to suppress the punch-through phenomenon to neighboring transistors.

Description

반도체소자의 트랜지스터 및 그 형성방법{A transistor of a semiconductor device and A method for forming the same}A transistor of a semiconductor device and A method for forming the same

도 1a 내지 도 1e 는 본 발명의 제1실시예에 따른 반도체소자의 형성방법을 도시한 단면도.1A to 1E are cross-sectional views illustrating a method of forming a semiconductor device in accordance with a first embodiment of the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

11 : 반도체기판 13 : 소자분리막11: semiconductor substrate 13: device isolation film

15 : 산화막 17 : 제1감광막패턴15: oxide film 17: first photosensitive film pattern

19 : 언더컷 21 : 채널19: undercut 21: channel

23 : 게이트산화막 25 : 게이트전극용 도전층23 gate oxide film 25 conductive layer for gate electrode

27 : 하드마스크층 29 : 제2감광막패턴27: hard mask layer 29: second photosensitive film pattern

31 : 게이트전극 33 : 소오스/드레인 접합영역31: gate electrode 33: source / drain junction region

본 발명은 반도체소자의 트랜지스터 및 그 형성방법에 관한 것으로, 특히 얕은 트렌치형 소자분리막 ( shallow trench isolation, 이하에서 STI 라 함 ) 의 형성공정으로 활성영역을 정의하고 상기 활성영역 상에 트랜지스터를 형성하는 경우 펀치 쓰루우 ( punch through ) 특성을 향상시킬 수 있도록 하는 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor of a semiconductor device and a method of forming the same. In particular, an active region is defined by a process of forming a shallow trench isolation (hereinafter referred to as STI) and a transistor is formed on the active region. The present invention relates to a method for improving punch through characteristics.

고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolation region ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.In order to increase the integration of devices from the viewpoint of high integration, it is necessary to reduce each device dimension and to reduce the width and area of isolation regions existing between devices. Device isolation technology determines the memory cell size in terms of size.

소자분리막을 제조하는 종래기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함 ) 방법, 반도체기판 상부에 산화막, 다결정실리콘층, 질화막순으로 적층한 구조의 피.비.엘. ( Poly - Buffed LOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.Conventional techniques for manufacturing device isolation films include LOCOS (LOCOS: LOCOS) method of insulating material isolation method, an oxide film, a polysilicon layer, and a nitride film stacked on top of a semiconductor substrate. B.L. (Poly-Buffed LOCOS, hereinafter referred to as PBL) method, a trench method of embedding an insulating material after forming a groove in the substrate, and the like.

최근에는 반도체소자의 고집적화에 따라 STI 공정을 이용하여 소자분리막을 형성하고 있다. Recently, as the semiconductor device is highly integrated, an isolation layer is formed using an STI process.

그러나, 반도체소자의 고집적화에 따라 게이트의 폭이 점점 줄어들고 소오스와 드레인 농도 증가로 인해 양단간에 걸리는 필드가 점점 커지게 됨에 따라 소오스와 드레인의 공핍영역이 붙어버리는 펀치쓰루우 현상이 발생하며, 상기 소오스/드레인간의 증가된 필드에 의해 핫 캐리어 효과가 발생하였다. However, as the integration of semiconductor devices increases, the width of the gate gradually decreases, and the field between both ends increases due to the increase of the source and drain concentration. The hot carrier effect occurred due to the increased field between / drain.

반도체소자는 상기 펀치쓰루우 현상과 핫 캐리어 효과에 의해 디그리데이션 ( degradation ) 및 누설전류를 유발시켜 소자의 리프레쉬 특성을 저하시키게 된 다. The semiconductor device causes degradation and leakage current due to the punch-through phenomenon and the hot carrier effect, thereby lowering the refresh characteristics of the device.

따라서, 상기 펀치 쓰루우 현상을 막기 위해 펀치 쓰루우 스톱 임플란트를 시행하였지만 완전히 해결하지 못하였다. 또한 핫 캐리어 효과 ( hot carrier effect ) 를 막기 위해 LDD ( lightly doped drain, 이하에서 LDD 라 함 ) 을 사용하였지만 소오스와 드레인에 저농도로 도핑을 함으로 인해 통과 전류가 낮아 저속 스위칭 현상이 불가피하게 되었다. Therefore, although the punch through stop implant was performed to prevent the punch through phenomenon, it was not completely solved. In addition, LDD (lightly doped drain) is used to prevent hot carrier effect. However, low doping of source and drain makes low-speed switching phenomenon inevitable due to low passing current.

또한, 상기 STI 영역을 넘어 이웃하는 활성영역으로 확산되는 전자들을 막기 위해 필드 스톱 임플란트를 시행하여야 하게 하였다. In addition, a field stop implant should be performed to prevent electrons from spreading beyond the STI region to the neighboring active region.

상기한 바와 같이 종래기술에 따른 반도체소자의 트랜지스터 및 그 형성방법은, 반도체소자의 고집적화에 따라 펀치 쓰루우 현상 및 핫 캐리어 현상을 유발시켜 반도체소자의 특성 및 신뢰성을 저하시키게 되어 반도체소자의 고집적화를 어렵게 하는 문제점이 있다. As described above, the transistor and the method of forming the semiconductor device according to the related art cause a punch through phenomenon and a hot carrier phenomenon according to the high integration of the semiconductor device, thereby degrading the characteristics and reliability of the semiconductor device. There is a problem that makes it difficult.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 소오스와 드레인이 단차를 갖도록 형성하여 이웃하는 소오스와 드레인 간의 거리가 멀도록 함으로써 펀치 쓰루우 스톱 임플란트 없이 펀치 쓰루우 현상을 방지하고 숏 채널 효과를 방지할 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 트랜지스터 및 그 형성방법을 제공하는데 그 목적이 있다 In order to solve the above problems of the prior art, the source and the drain are formed to have a step so that the distance between the neighboring source and the drain is far to prevent the punch through phenomenon without the punch through stop implant and the short channel effect. It is an object of the present invention to provide a transistor of a semiconductor device and a method of forming the same that can prevent the semiconductor device and improve the characteristics and reliability of the semiconductor device.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자는, In order to achieve the above object, a semiconductor device according to the present invention,

반도체 기판 상부에 구비된 일측이 타측보다 높은 소오스/드레인 접합 영역;A source / drain junction region on one side of the semiconductor substrate that is higher than the other side;

상기 소오스/드레인 영역의 일측 및 타측 사이에 경사지게 구비된 채널 영역; 및A channel region inclined between one side and the other side of the source / drain region; And

상기 경사진 채널 영역 상부에 구비된 게이트 전극을 포함하는 것과,It includes a gate electrode provided on the inclined channel region,

상기 소오스/드레인 접합영역은 고농도의 불순물 접합영역으로만 구비되는 것과,The source / drain junction region is provided only with a high concentration of impurity junction region,

상기 소오스/드레인 접합 영역은 LDD 구조인 것을 제1특징으로 한다. The first feature is that the source / drain junction region has an LDD structure.

또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, In addition, in order to achieve the above object, a method of forming a transistor of a semiconductor device according to the present invention,

제1 영역 및 제2 영역과 상기 제1 및 제2 영역 사이에 형성된 제3 영역을 구비한 반도체 기판 상부에 상기 제1 영역을 노출시키는 식각장벽층을 형성하는 단계;Forming an etch barrier layer exposing the first region on the semiconductor substrate having a first region and a second region and a third region formed between the first and second regions;

상기 식각장벽층 상부에 상기 제3 영역의 상부의 식각장벽층과 상기 제1 영역을 노출시키는 감광막 패턴을 형성하는 단계;Forming a photoresist pattern on the etch barrier layer to expose the etch barrier layer on the third region and the first region;

상기 감광막 패턴 및 식각장벽층을 마스크로 상기 노출된 제1 영역 및 상기 제2 영역의 반도체 기판을 등방성 식각하여 상기 식각장벽층 하부의 제3 영역에 경사진 언더컷을 형성하는 단계;Forming an inclined undercut in a third region below the etch barrier layer by isotropically etching the exposed first and second semiconductor substrates using the photoresist pattern and the etch barrier layer as a mask;

상기 감광막 패턴 및 식각장벽층을 제거하는 단계;Removing the photoresist pattern and the etch barrier layer;

상기 제3 영역에 불순물을 주입하여 경사진 채널 영역을 형성하는 단계;Implanting impurities into the third region to form an inclined channel region;

상기 채널 영역 상부에 게이트 전극을 형성하는 단계; 및Forming a gate electrode on the channel region; And

상기 제1 영역 및 제2 영역에 불순물을 주입하여 불순물 주입 영역을 형성하는 단계를 포함하는 것과,Implanting impurities into the first and second regions to form an impurity implantation region;

상기 등방성 식각공정은 습식 또는 건식 방법으로 실시하는 것과,The isotropic etching process is performed by a wet or dry method,

상기 제1 영역 및 제2 영역은 소오스/드레인 영역 또는 드레인/소오스 영역인 것과,The first and second regions are source / drain regions or drain / source regions;

상기 불순물 주입영역의 형성 단계는 1E01 ∼ 1E20 도즈량의 불순물을 1 ∼ 180 KeV 의 에너지로 이온주입하여 형성하는 것과,The step of forming the impurity implantation region is formed by ion implantation of impurities of 1E01 to 1E20 dose with energy of 1 to 180 KeV,

상기 불순물 주입 영역은 LDD 구조로 형성되는 것을 제2특징으로 한다. The impurity implantation region has a second feature of being formed of an LDD structure.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1e 는 본 발명의 제1실시예에 따른 반도체소자의 형성방법을 도시한 단면도이다. 1A to 1E are cross-sectional views illustrating a method of forming a semiconductor device in accordance with a first embodiment of the present invention.

도 1a를 참조하면, 반도체기판(11) 상부에 활성영역을 정의하는 STI 형 소자분리막(13)을 형성한다. Referring to FIG. 1A, an STI type device isolation layer 13 defining an active region is formed on the semiconductor substrate 11.

상기 활성영역을 포함한 전체표면상부에 산화막(15)을 일정두께 증착한다. An oxide film 15 is deposited to a predetermined thickness on the entire surface including the active region.

상기 드레인 영역으로 예정된 영역(200)(이하 드레인영역이라 함 ) 만을 노출시키도록 상기 산화막(15)을 식각하여 산화막(15)패턴을 형성한다. The oxide film 15 is etched to expose only the region 200 (hereinafter referred to as a drain region) that is intended as the drain region, thereby forming a pattern of the oxide film 15.

상기 산화막(15) 상부에 제1감광막패턴(17)을 형성한다. 이때, 상기 제1감광막패턴(17)은 상기 드레인 영역(200) 및 채널 영역(300)을 노출시키며 소오스 영역으로 예정된 영역(100)(이하 소오스영역이라 함 )(100) 상측에 형성된 것이다. The first photoresist layer pattern 17 is formed on the oxide layer 15. In this case, the first photoresist pattern 17 is formed on the upper portion of the region 100 (hereinafter referred to as a source region) 100 that exposes the drain region 200 and the channel region 300 and is intended as a source region.

상기 제1감광막패턴(17)을 마스크로 하고 상기 산화막(15)패턴을 식각장벽으 로 하여 상기 반도체기판(11)을 등방성 식각하여 상기 드레인 영역(200)을 식각함으로써 상기 소오스 영역(100)과 드레인 영역(200)이 단차를 갖도록 형성한다. 이때, 상기 등방성 식각공정은 상기 산화막(15)패턴의 저부로 언더컷 ( under cut )을 형성하여 상기 소오스 영역(100)으로부터 드레인 영역(200)으로 경사가 구비된다. By isotropically etching the semiconductor substrate 11 using the first photoresist pattern 17 as a mask and the oxide layer 15 pattern as an etch barrier, the drain region 200 is etched to etch the drain region 200. The drain region 200 is formed to have a step. In this case, in the isotropic etching process, an undercut is formed at the bottom of the oxide layer 15 pattern to be inclined from the source region 100 to the drain region 200.

여기서, 상기 등방성 식각공정은 습식방법 또는 건식방법으로 실시한다. Here, the isotropic etching process is performed by a wet method or a dry method.

도 1b를 참조하면, 상기 제1감광막패턴(17) 및 산화막(15)패턴을 제거한다. Referring to FIG. 1B, the first photoresist layer pattern 17 and the oxide layer 15 pattern are removed.

상기 소오스 영역(100)과 드레인 영역(200) 사이의 경사면에 구비되는 채널 영역(300)에 채널 임플란트 공정을 실시하여 트랜지스터의 채널(21)을 형성한다. A channel implant process is performed on the channel region 300 provided on the inclined surface between the source region 100 and the drain region 200 to form the channel 21 of the transistor.

이때, 상기 채널(21)은 채널 영역만을 노출시킬 수 있는 노광마스크를 이용하여 실시한 것이다. In this case, the channel 21 is implemented using an exposure mask that can expose only the channel region.

도 1c를 참조하면, 전체표면상부에 게이트산화막(23), 게이트전극용 도전층(25) 및 하드마스크층(27)을 적층한다. Referring to FIG. 1C, a gate oxide film 23, a gate electrode conductive layer 25, and a hard mask layer 27 are stacked on the entire surface.

도 1d 및 도 1e를 참조하면, 게이트전극 마스크(도시안됨)를 이용한 노광 및 현상 공정으로 상기 적층구조 상부에 제2감광막패턴(29)을 형성한다. 1D and 1E, a second photoresist layer pattern 29 is formed on the stack structure by an exposure and development process using a gate electrode mask (not shown).

상기 제2감광막패턴(29)을 마스크로 하여 상기 적층구조를 식각함으로써 상기 소오스 영역(100)과 드레인 영역(200)을 노출시키는 게이트전극(31)을 형성한다. The stack structure is etched using the second photoresist pattern 29 as a mask to form a gate electrode 31 exposing the source region 100 and the drain region 200.

후속 공정으로 상기 소오스 영역(100)과 드레인 영역(200)에 고농도의 불순물을 임플란트하여 소오스/드레인 접합영역(33)을 형성함으로써 트랜지스터를 형성 한다. 여기서, 상기 고농도의 불순물 임플란트 공정은 1E01/㎠ ∼ 1E20/㎠ 도즈량의 불순물을 1 ∼ 180 KeV 의 에너지로 실시한다. In a subsequent process, a transistor is formed by forming a source / drain junction region 33 by implanting a high concentration of impurities in the source region 100 and the drain region 200. Here, the high concentration impurity implant process is carried out with 1E01 / cm 2 to 1E20 / cm 2 dose of impurities at an energy of 1 to 180 KeV.

이때, 상기 제2감광막패턴(29)이 남아 있으면 제거한다.At this time, if the second photoresist pattern 29 remains, it is removed.

본 발명의 제2실시예는 상기 소오스/드레인 접합영역을 LDD 구조로 형성하는 것이다. In a second embodiment of the present invention, the source / drain junction region is formed in an LDD structure.

본 발명의 제3실시예는 상기 도 1a 내지 도 1e의 도면과 대칭되도록 상기 드레인영역(200)으로부터 소오스영역(100)으로 경사진 구조로 형성하는 것이다. A third embodiment of the present invention is to have a structure inclined from the drain region 200 to the source region 100 so as to be symmetrical with the drawings of FIGS. 1A to 1E.

본 발명의 제4실시예는 소오스 영역과 드레인 영역의 반도체기판 중에서 일측은 에피택셜 성장시켜 형성하고 타측은 소정깊이 식각한 다음, 후속 공정으로 트랜지스터를 형성하는 것이다. In a fourth embodiment of the present invention, one side of the semiconductor substrates of the source and drain regions is formed by epitaxial growth, the other side is etched to a predetermined depth, and then a transistor is formed by a subsequent process.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 트랜지스터 및 그 형성방법은, 소오스 영역과 드레인 영역이 단차를 갖도록 형성하고 그 사이 채널 영역을 경사지게 형성하여 상기 소오스/드레인 접합영역을 고농도의 불순물로만 형성하여도 이웃하는 불순물 접합영역으로의 펀치 쓰루우 현상 유발을 방지할 수 있도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시키는 효과를 제공한다.As described above, in the transistor and the method of forming the semiconductor device according to the present invention, the source region and the drain region are formed to have a step, and the channel region is inclined therebetween to form the source / drain junction region only with a high concentration of impurities. Even if it is possible to prevent the occurrence of punch through to neighboring impurity junction regions, it is possible to improve the characteristics and reliability of the semiconductor device.

Claims (8)

삭제delete 삭제delete 삭제delete 제1 영역 및 제2 영역과 상기 제1 및 제2 영역 사이에 형성된 제3 영역을 구비한 반도체 기판 상부에 상기 제1 영역을 노출시키는 식각 장벽층을 형성하는 단계;Forming an etch barrier layer overlying the semiconductor substrate having first and second regions and a third region formed between the first and second regions; 상기 식각 장벽층 상부에 상기 제3 영역의 상부의 식각 장벽층과 상기 제1 영역을 노출시키는 감광막 패턴을 형성하는 단계;Forming a photoresist pattern on the etch barrier layer to expose the etch barrier layer on the third region and the first region; 상기 감광막 패턴 및 식각 장벽층을 마스크로 상기 노출된 제1 영역 및 상기 제2 영역의 반도체 기판을 등방성 식각하여 상기 식각 장벽층 하부의 제3 영역에 경사진 언더컷을 형성하는 단계;Isotropically etching the semiconductor substrates of the exposed first and second regions using the photoresist pattern and the etch barrier layer as a mask to form an inclined undercut in the third region below the etch barrier layer; 상기 감광막 패턴 및 식각 장벽층을 제거하는 단계;Removing the photoresist pattern and the etching barrier layer; 상기 제3 영역에 불순물을 주입하여 경사진 채널 영역을 형성하는 단계;Implanting impurities into the third region to form an inclined channel region; 상기 채널 영역 상부에 게이트 전극을 형성하는 단계; 및Forming a gate electrode on the channel region; And 상기 제1 영역 및 제2 영역에 불순물을 주입하여 불순물 주입 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.And implanting impurities into the first and second regions to form an impurity implantation region. 제 4 항에 있어서, The method of claim 4, wherein 상기 등방성 식각공정은 습식 또는 건식 방법으로 실시하는 것을 특징으로 하는 반도체소자의 형성방법.The isotropic etching process is a method of forming a semiconductor device, characterized in that carried out by a wet or dry method. 제 4 항에 있어서, The method of claim 4, wherein 상기 제1 영역 및 제2 영역은 소오스/드레인 영역 또는 드레인/소오스 영역인 것을 특징으로 하는 반도체소자의 형성방법.And the first and second regions are source / drain regions or drain / source regions. 제 4 항에 있어서, The method of claim 4, wherein 상기 불순물 주입영역의 형성 단계는 1E01 ∼ 1E20 도즈량의 불순물을 1 ∼ 180 KeV 의 에너지로 이온주입하여 형성하는 것을 특징으로 하는 반도체소자의 형성방법.The method for forming a semiconductor device according to claim 1, wherein the impurity implantation region is formed by ion implantation of 1E01 to 1E20 dose in an energy of 1 to 180 KeV. 제 4 항에 있어서, The method of claim 4, wherein 상기 불순물 주입 영역은 LDD 구조로 형성되는 것을 특징으로 하는 반도체소자의 형성방법.And wherein the impurity implantation region is formed of an LDD structure.
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