KR100745924B1 - Method for manufacturing semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트 하부의 채널 영역 중앙에 배리어막을 형성하여 소스/드레인 영역을 완전히 분리함으로써, 드레인 전압에 의한 DIBL(Drain Induces Barrier Lowering)가 감소하게 된다. 따라서, 짧은 채널 효과가 방지되어 소자의 크기를 감소시킬 수 있으며, 짧은 채널은 게이트 크기에 따른 문턱 전압 변화에 둔감하기 때문에 안정적인 생산이 가능하며, 생산 비용을 감소시키는 기술을 나타낸다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. A barrier film is formed in the center of a channel region under a gate to completely separate a source / drain region, thereby reducing DIBL (Drain Induces Barrier Lowering) due to drain voltage. Therefore, the short channel effect can be prevented to reduce the size of the device. Since the short channel is insensitive to the change of the threshold voltage according to the gate size, stable production is possible and the technology for reducing the production cost is represented.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Method for manufacturing a semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to the prior art.

도 2a 내지 도 2g는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들. 2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.

도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도.3 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트 하부의 채널 영역 중앙에 배리어막을 형성하여 소스/드레인 영역을 완전히 분리함으로써, 드레인 전압에 의한 DIBL(Drain Induces Barrier Lowering)가 감소하게 된다. 따라서, 짧은 채널 효과가 방지되어 소자의 크기를 감소시킬 수 있으며, 짧은 채널은 게이트 크기에 따른 문턱 전압 변화에 둔감하기 때문에 안정적인 생산이 가능하며, 생산 비용을 감소시키는 기술을 나타낸다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. A barrier film is formed in the center of a channel region under a gate to completely separate a source / drain region, thereby reducing drain induced barrier lowering due to drain voltage. Therefore, the short channel effect can be prevented to reduce the size of the device. Since the short channel is insensitive to the change of the threshold voltage according to the gate size, stable production is possible and the technology for reducing the production cost is represented.

도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to the prior art.

도 1을 참조하면, 소자 분리막(20)이 구비된 SOI 기판(10) 상부에 게이트 산 화막(미도시)을 형성하고, 게이트 산화막(미도시) 상부에 폴리실리콘층(30), 텅스텐 실리사이드층(40) 및 게이트 하드마스크층(50)의 적층 구조를 형성한다. 다음에, 상기 적층 구조를 식각하여 게이트 패턴을 형성하고, 상기 게이트 패턴 측벽에 스페이서(60)를 형성한다. Referring to FIG. 1, a gate oxide layer (not shown) is formed on an SOI substrate 10 having a device isolation layer 20, and a polysilicon layer 30 and a tungsten silicide layer are disposed on a gate oxide layer (not shown). A stacked structure of the 40 and the gate hard mask layer 50 is formed. Next, the stack structure is etched to form a gate pattern, and spacers 60 are formed on the sidewalls of the gate pattern.

여기서, SOI 기판을 사용하면, 짧은 채널 효과(Short Channel Effect)에 유리하며, 절연막 상부의 실리콘 두께가 1000Å 이하로 구비되어 소스/드레인 영역이 얕게 형성되고, 채널 하부가 산화막 구조로 되어 있어 드레인 전압에 의한 문턱 전압 감소(Drain Induced Barrier Lowering)가 줄어들게 된다. Here, the use of the SOI substrate is advantageous for the short channel effect, and the silicon thickness of the upper part of the insulating film is less than 1000 Å, so that the source / drain region is shallow, and the lower part of the channel is formed of an oxide film so that the drain voltage Drain Induced Barrier Lowering is reduced.

상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, SOI 기판의 제작 비용이 벌크 웨이퍼 제작 비용의 2배 이상으로 생산 비용이 증가되는 문제점이 있다. In the method of manufacturing a semiconductor device according to the prior art described above, there is a problem in that the production cost of the SOI substrate is increased more than twice the manufacturing cost of the bulk wafer.

상기 문제점을 해결하기 위하여, 게이트 하부의 채널 영역 중앙에 배리어막을 형성하여 소스/드레인 영역을 완전히 분리함으로써, 드레인 전압에 의한 DIBL(Drain Induces Barrier Lowering)가 감소하게 된다. 따라서, 짧은 채널 효과가 방지되어 소자의 크기를 감소시킬 수 있으며, 짧은 채널은 게이트 크기에 따른 문턱 전압 변화에 둔감하기 때문에 안정적인 생산이 가능하며, 생산 비용을 감소시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다. In order to solve the above problem, a barrier layer is formed in the center of the channel region under the gate to completely separate the source / drain regions, thereby reducing the drain induced barrier lowering (DIBL) due to the drain voltage. Therefore, the short channel effect can be prevented and the size of the device can be reduced. Since the short channel is insensitive to the change of the threshold voltage according to the gate size, stable production is possible and a method of manufacturing a semiconductor device which reduces the production cost is provided. For the purpose of

본 발명에 따른 반도체 소자의 제조 방법은
소자 분리 영역 및 활성 영역이 구비된 반도체 기판 채널 영역의 중심부에 실리콘 리세스 영역을 형성하는 단계;
상기 실리콘 리세스 영역을 매립하는 절연막을 형성하는 단계;
상기 실리콘 리세스 영역 내의 절연막을 소정 깊이 식각하여 배리어막을 형성하는 단계;
상기 소정 깊이 식각된 실리콘 리세스 영역을 포함하는 상기 반도체 기판 전면에 에피층을 성장시키는 단계;
상기 반도체 기판이 노출되도록 평탄화 식각 공정을 수행하는 단계;
상기 반도체 기판 전면에 게이트 도전층 및 게이트 하드 마스크층의 적층 구조를 형성하는 단계;
상기 적층 구조를 식각하여 게이트 패턴을 형성한 후 제 1 임플란트 공정을 수행하는 단계; 및
상기 게이트 패턴 측벽에 스페이서를 형성한 후 제 2 임플란트 공정을 수행하는 단계;
를 포함하는 것을 제1특징으로 한다.
또한, 소자 분리 영역 및 활성 영역이 구비된 반도체 기판 채널 영역의 중심부에 실리콘 리세스 영역을 형성하는 단계;
상기 실리콘 리세스 영역을 매립하는 절연막을 형성하는 단계;
상기 실리콘 리세스 영역 내의 절연막을 소정 깊이 식각하여 배리어막을 형성하는 단계;
상기 소정 깊이 식각된 실리콘 리세스 영역을 포함하는 상기 반도체 기판 전면에 에피층을 성장시키는 단계;
상기 반도체 기판 전면에 게이트 도전층 및 게이트 하드 마스크층의 적층 구조를 형성하는 단계;
상기 적층 구조를 식각하여 게이트 패턴을 형성한 후 제 1 임플란트 공정을 수행하는 단계; 및
상기 게이트 패턴 측벽에 스페이서를 형성한 후 제 2 임플란트 공정을 수행하는 단계;
를 포함하는 것을 제2특징으로 한다. Method for manufacturing a semiconductor device according to the present invention
Forming a silicon recess region in the center of the semiconductor substrate channel region having the device isolation region and the active region;
Forming an insulating film filling the silicon recess region;
Etching the insulating film in the silicon recess region to a predetermined depth to form a barrier film;
Growing an epitaxial layer on an entire surface of the semiconductor substrate including the predetermined depth etched silicon recess region;
Performing a planarization etch process to expose the semiconductor substrate;
Forming a stacked structure of a gate conductive layer and a gate hard mask layer on an entire surface of the semiconductor substrate;
Etching the stacked structure to form a gate pattern and then performing a first implant process; And
Forming a spacer on sidewalls of the gate pattern and then performing a second implant process;
It is assumed that including the first feature.
Forming a silicon recess region in the center of the semiconductor substrate channel region including the device isolation region and the active region;
Forming an insulating film filling the silicon recess region;
Etching the insulating film in the silicon recess region to a predetermined depth to form a barrier film;
Growing an epitaxial layer on an entire surface of the semiconductor substrate including the predetermined depth etched silicon recess region;
Forming a stacked structure of a gate conductive layer and a gate hard mask layer on an entire surface of the semiconductor substrate;
Etching the stacked structure to form a gate pattern and then performing a first implant process; And
Forming a spacer on sidewalls of the gate pattern and then performing a second implant process;
It includes as a second feature.

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이하에서는 본 발명의 제 1 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings a first embodiment of the present invention will be described in detail.

도 2a 내지 도 2g는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 2A to 2G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.

도 2a를 참조하면, 소자 분리 영역(105) 및 활성 영역이 구비된 반도체 기판(100)에 채널 영역의 중심부를 노출시키되, 그 선폭이 후속 공정의 게이트 패턴의 선폭보다 작게 정의된 감광막 패턴(110)을 형성한 후 감광막 패턴(110)을 마스크로 반도체 기판(100)의 활성 영역을 소정 깊이 식각하여 실리콘 리세스 영역(115)을 형성한다.
여기서, 감광막 패턴(110)은 질화막 또는 산화막으로 형성할 수도 있다.
도 2b를 참조하면, 절연막 패턴(110)을 제거한 후 실리콘 리세스 영역(115)을 매립하는 절연막(120)을 형성한다.Referring to FIG. 2A, a photosensitive film pattern 110 is defined in which a center portion of a channel region is exposed to a semiconductor substrate 100 having an isolation region 105 and an active region, the line width of which is smaller than the line width of a gate pattern of a subsequent process. The silicon recess region 115 is formed by etching the active region of the semiconductor substrate 100 with a predetermined depth using the photoresist pattern 110 as a mask.
The photosensitive film pattern 110 may be formed of a nitride film or an oxide film.
Referring to FIG. 2B, after removing the insulating film pattern 110, an insulating film 120 filling the silicon recess region 115 is formed.

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여기서, 실리콘 리세스 영역(115)은 500 내지 4000Å의 깊이로 형성하며, 절연막(120)은 산화계열의 절연물질 또는 질화막을 사용하여 형성하는 것이 바람직하다. 또한, 실리콘 리세스 영역(115)은 하나 이상 형성할 수 있다. Here, the silicon recess region 115 may be formed to a depth of 500 to 4000 microns, and the insulating layer 120 may be formed using an oxide-based insulating material or a nitride film. In addition, one or more silicon recessed regions 115 may be formed.

도 2c를 참조하면, 실리콘 리세스 영역(115) 내의 절연막(120)을 소정 깊이 식각하여 배리어막(125)을 형성하되, 배리어막(125) 반도체 기판(100)의 높이보다 낮게 형성되도록 한다. 여기서, 절연막(120)은 습식 또는 건식 식각 공정을 진행하여 200 내지 2500Å의 깊이로 식각하는 것이 바람직하다. Referring to FIG. 2C, the barrier layer 125 is formed by etching the insulating layer 120 in the silicon recess region 115 to a predetermined depth, but lower than the height of the barrier layer 125 of the semiconductor substrate 100. Here, the insulating film 120 is preferably etched to a depth of 200 to 2500 내지 by performing a wet or dry etching process.

도 2d를 참조하면, 실리콘 리세스 영역(115)을 포함한 반도체 기판(100)의 활성 영역 상부에 실리콘 에피층(130)을 성장시킨다. Referring to FIG. 2D, the silicon epitaxial layer 130 is grown on the active region of the semiconductor substrate 100 including the silicon recess region 115.

여기서, 실리콘 에피층(130)은 실리콘 또는 SiGe을 사용하여 200 내지 1500Å의 두께로 성장시키는 것이 바람직하다. Here, the silicon epitaxial layer 130 is preferably grown to a thickness of 200 to 1500 kW using silicon or SiGe.

도 2e를 참조하면, 반도체 기판(100)이 노출될때까지 평탄화 식각 공정을 수행하여, 실리콘 리세스 영역(115)이 배리어막(125) 및 실리콘 에피층(130)으로 적층되어 매립되도록 한다. Referring to FIG. 2E, a planarization etching process is performed until the semiconductor substrate 100 is exposed, so that the silicon recess region 115 is stacked and buried in the barrier layer 125 and the silicon epi layer 130.

도 2f를 참조하면, 반도체 기판(100) 기판 상부에 게이트를 형성한 후 제 1 임플란트 공정을 수행하여 이온 주입 영역(160)을 형성한다. Referring to FIG. 2F, after the gate is formed over the semiconductor substrate 100, the first implant process is performed to form the ion implantation region 160.

여기서, 상기 게이트는 게이트 산화막(미도시), 폴리실리콘층(145), 게이트 금속층(150) 및 게이트 하드마스크층(155)으로 형성되며, 게이트 금속층(150)은 텅스텐 실리사이드로 형성하고, 게이트 하드마스크층(155)은 질화막으로 형성하는 것이 바람직하다. Here, the gate is formed of a gate oxide layer (not shown), a polysilicon layer 145, a gate metal layer 150, and a gate hard mask layer 155, and the gate metal layer 150 is formed of tungsten silicide, and the gate hard The mask layer 155 is preferably formed of a nitride film.

도 2g를 참조하면, 상기 게이트 측벽에 스페이서(170)를 형성한 후 제 2 임플란트 공정을 수행하여 LDD 이온 주입 영역(180)을 형성한다. Referring to FIG. 2G, an LDD ion implantation region 180 is formed by forming a spacer 170 on the sidewall of the gate and performing a second implant process.

여기서, 스페이서(170)는 질화막으로 형성되는 것이 바람직하다. Here, the spacer 170 is preferably formed of a nitride film.

이하에서는 본 발명의 제 2 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings a second embodiment of the present invention will be described in detail.

도 3은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도이다. 3 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.

도 3을 참조하면, 상기 도 2a 내지 도 2d의 공정을 수행한 후 평탄화 식각 공정을 수행하지 않고, 실리콘 에피층(215) 상부에 게이트 산화막(미도시), 폴리실리콘층(220), 게이트 금속층(230) 및 게이트 하드 마스크층(240)의 적층 구조를 형성한 후 상기 적층 구조를 식각하여 게이트를 형성한 후 제 1 임플란트 공정을 수행한다. Referring to FIG. 3, the gate oxide layer (not shown), the polysilicon layer 220, and the gate metal layer are formed on the silicon epi layer 215 without performing the planarization etching process after performing the processes of FIGS. 2A to 2D. After forming the stacked structure of the 230 and the gate hard mask layer 240, the gate is formed by etching the stacked structure, and then a first implant process is performed.

여기서, 실리콘 에피층(215)이 반도체 기판(200) 상부에 형성되므로, 반도체 기판(200)은 상기 도 1a의 반도체 기판(100)의 활성 영역보다 1 내지 100Å 더 두껍게 형성되는 것이 바람직하다. Here, since the silicon epitaxial layer 215 is formed on the semiconductor substrate 200, the semiconductor substrate 200 is preferably formed to be 1 to 100 Å thicker than the active region of the semiconductor substrate 100 of FIG. 1A.

다음에, 상기 게이트 측벽에 스페이서(230)를 형성한 후 제 2 임플란트 공정을 수행하여 LDD 이온 주입 영역(250)을 형성한다. Next, the spacer 230 is formed on the sidewall of the gate, and then a second implant process is performed to form the LDD ion implantation region 250.

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 게이트 하부의 채널 영역 중앙에 배리어막을 형성하여 소스/드레인 영역을 완전히 분리함으로써, 드레인 전압에 의한 DIBL(Drain Induces Barrier Lowering)가 감소하게 된다. 따라서, 짧은 채널 효과가 방지되어 소자의 크기를 감소시킬 수 있으며, 짧은 채널은 게이트 크기에 따른 문턱 전압 변화에 둔감하기 때문에 안정적인 생산이 가능하며, 생산 비용을 감소시키는 효과가 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device. A barrier film is formed in the center of a channel region under a gate to completely separate a source / drain region, thereby reducing DIBL (Drain Induces Barrier Lowering) due to drain voltage. Therefore, the short channel effect can be prevented to reduce the size of the device. Since the short channel is insensitive to the change of the threshold voltage according to the gate size, stable production is possible and the effect of reducing the production cost is achieved.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (8)

소자 분리 영역 및 활성 영역이 구비된 반도체 기판 채널 영역의 중심부에 실리콘 리세스 영역을 형성하는 단계;Forming a silicon recess region in the center of the semiconductor substrate channel region having the device isolation region and the active region; 상기 실리콘 리세스 영역을 매립하는 절연막을 형성하는 단계;Forming an insulating film filling the silicon recess region; 상기 실리콘 리세스 영역 내의 절연막을 소정 깊이 식각하여 배리어막을 형성하는 단계;Etching the insulating film in the silicon recess region to a predetermined depth to form a barrier film; 상기 소정 깊이 식각된 실리콘 리세스 영역을 포함하는 상기 반도체 기판 전면에 에피층을 성장시키는 단계;Growing an epitaxial layer on an entire surface of the semiconductor substrate including the predetermined depth etched silicon recess region; 상기 반도체 기판이 노출되도록 평탄화 식각 공정을 수행하는 단계;Performing a planarization etch process to expose the semiconductor substrate; 상기 반도체 기판 전면에 게이트 도전층 및 게이트 하드 마스크층의 적층 구조를 형성하는 단계;Forming a stacked structure of a gate conductive layer and a gate hard mask layer on an entire surface of the semiconductor substrate; 상기 적층 구조를 식각하여 게이트 패턴을 형성한 후 제 1 임플란트 공정을 수행하는 단계; 및Etching the stacked structure to form a gate pattern and then performing a first implant process; And 상기 게이트 패턴 측벽에 스페이서를 형성한 후 제 2 임플란트 공정을 수행하는 단계;Forming a spacer on sidewalls of the gate pattern and then performing a second implant process; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 실리콘 리세스 영역은 500 내지 4000Å의 깊이로 형성하는 것을 특징으 로 하는 반도체 소자의 제조 방법. The silicon recess region is a manufacturing method of a semiconductor device, characterized in that to form a depth of 500 to 4000Å. 제 1 항에 있어서, The method of claim 1, 상기 실리콘 리세스 영역을 하나 이상 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. Forming at least one silicon recess region. 제 1 항에 있어서, The method of claim 1, 상기 절연막은 산화계열의 절연물질 또는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. The insulating film is a method of manufacturing a semiconductor device, characterized in that formed of an oxide-based insulating material or nitride film. 제 1 항에 있어서, The method of claim 1, 상기 에피층은 실리콘 또는 SiGe 을 사용하여 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법. The epi layer is grown using silicon or SiGe. 제 1 항에 있어서, The method of claim 1, 상기 에피층은 200 내지 1500Å의 두께로 성장시키는 것을 특징으로 하는 반도체 소자의 제조 방법. The epi layer is grown to a thickness of 200-1500 kPa. 제 1 항에 있어서, The method of claim 1, 상기 평탄화 식각 공정은 상기 반도체 기판을 기준으로 ±100Å의 높이를 타겟으로 하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법. The planarization etching process is a method of manufacturing a semiconductor device, characterized in that performed with a target of a height of ± 100Å relative to the semiconductor substrate. 소자 분리 영역 및 활성 영역이 구비된 반도체 기판 채널 영역의 중심부에 실리콘 리세스 영역을 형성하는 단계;Forming a silicon recess region in the center of the semiconductor substrate channel region having the device isolation region and the active region; 상기 실리콘 리세스 영역을 매립하는 절연막을 형성하는 단계;Forming an insulating film filling the silicon recess region; 상기 실리콘 리세스 영역 내의 절연막을 소정 깊이 식각하여 배리어막을 형성하는 단계;Etching the insulating film in the silicon recess region to a predetermined depth to form a barrier film; 상기 소정 깊이 식각된 실리콘 리세스 영역을 포함하는 상기 반도체 기판 전면에 에피층을 성장시키는 단계;Growing an epitaxial layer on an entire surface of the semiconductor substrate including the predetermined depth etched silicon recess region; 상기 반도체 기판 전면에 게이트 도전층 및 게이트 하드 마스크층의 적층 구조를 형성하는 단계;Forming a stacked structure of a gate conductive layer and a gate hard mask layer on an entire surface of the semiconductor substrate; 상기 적층 구조를 식각하여 게이트 패턴을 형성한 후 제 1 임플란트 공정을 수행하는 단계; 및Etching the stacked structure to form a gate pattern and then performing a first implant process; And 상기 게이트 패턴 측벽에 스페이서를 형성한 후 제 2 임플란트 공정을 수행하는 단계;Forming a spacer on sidewalls of the gate pattern and then performing a second implant process; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device comprising a.
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