KR101194742B1 - Method for forming semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 종래의 STI 공정을 이용한 소자분리막 형성 공정 및 소자분리막을 식각 공정하여 핀 형 활성영역을 형성하는 공정은 공정 단계가 복잡하고, 핀 형 활성영역의 면적 및 균일성을 확보하는 것이 어려운 문제를 해결하기 위하여, 실리콘 기판 상부에 소자분리막으로 작용할 수 있는 제 1 산화막층, 질화막 및 제 2 산화막층을 형성한 후, 이들이 활성영역을 정의하도록 패터닝 한 다음 노출된 실리콘 기판에 에피택셜 성장층을 형성한 후 제 2 산화막층을 제거함으로써, 종래의 핀 형 활성영역 형성 공정 보다 더 간단한 공정을 수행하면서도 핀 형 활성영역의 면적 확보 및 균일성을 향상시킬 수 있도록 하는 발명에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device. In the process of forming a device isolation layer using a conventional STI process and a process of forming a fin active region by etching the device isolation layer, the process steps are complicated and the area of the fin active region is complicated. And in order to solve a problem that it is difficult to ensure uniformity, after forming the first oxide layer, the nitride layer and the second oxide layer on the silicon substrate, which can act as device isolation layers, they are patterned to define the active region and then exposed. By removing the second oxide layer after forming the epitaxial growth layer on the formed silicon substrate, it is possible to improve the area securing and uniformity of the fin type active region while performing a simpler process than the conventional fin type active region forming process. The invention relates to.
Description
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 평면도.1 is a plan view showing a method of forming a semiconductor device according to the prior art.
도 2a 내지 도 2e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.2A to 2E are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.
도 3은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도.3 is a cross-sectional view showing a method of forming a semiconductor device according to the prior art.
도 4는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도.4 is a plan view showing a method of forming a semiconductor device according to the present invention.
도 5a 내지 도 5c는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.5A to 5C are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.
도 6은 본 발명에 따른 비트라인 콘택을 도시한 단면도.6 is a cross-sectional view illustrating a bit line contact according to the present invention.
도 7은 본 발명에 따른 스토리지 노드 콘택을 도시한 단면도.7 is a cross-sectional view illustrating a storage node contact in accordance with the present invention.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 종래의 STI 공정을 이용한 소자분리막 형성 공정 및 소자분리막을 식각 공정하여 핀 형 활성영역을 형성하는 공정은 공정 단계가 복잡하고, 핀 형 활성영역의 면적 및 균일성을 확보하는 것이 어려운 문제를 해결하기 위하여, 실리콘 기판 상부에 소자분리막으로 작용할 수 있는 제 1 산화막층, 질화막 및 제 2 산화막층을 형성한 후, 이들이 활성영역을 정의하도록 패터닝 한 다음 노출된 실리콘 기판에 에피택셜 성장층을 형성한 후 제 2 산화막층을 제거함으로써, 종래의 핀 형 활성영역 형성 공정 보다 더 간단한 공정을 수행하면서도 핀 형 활성영역의 면적 확보 및 균일성을 향상시킬 수 있도록 하는 발명에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device. In the process of forming a device isolation layer using a conventional STI process and a process of forming a fin active region by etching the device isolation layer, the process steps are complicated and the area of the fin active region is complicated. And in order to solve a problem that it is difficult to ensure uniformity, after forming the first oxide layer, the nitride layer and the second oxide layer on the silicon substrate, which can act as device isolation layers, they are patterned to define the active region and then exposed. By removing the second oxide layer after forming the epitaxial growth layer on the formed silicon substrate, it is possible to improve the area securing and uniformity of the fin type active region while performing a simpler process than the conventional fin type active region forming process. The invention relates to.
반도체 소자가 고집적화됨에 따라 활성영역 및 소자분리막을 형성하는 공정마진이 감소하게 되었다. 또한, 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되고 숏 채널 효과(Short Channel Effect)가 발생하였다. 이를 극복하기 위하여 핀 형 게이트(Fin Type Gate)와 같은 구조의 트랜지스터가 개발되었다. 핀 형 게이트는 활성영역과 게이트 사이의 접촉면적을 증가시켜 게이트의 구동 능력을 증가시키고 전기적 특성을 향상시킬 수 있는 기술이다.As semiconductor devices are highly integrated, process margins for forming active regions and device isolation layers are reduced. In addition, as the line width of the gate narrows, the electrical characteristics of the semiconductor device are degraded due to the decrease in the channel length, and the short channel effect occurs. In order to overcome this, a transistor having a structure such as a fin type gate has been developed. Fin-type gate is a technology that can increase the drive area of the gate and improve the electrical characteristics by increasing the contact area between the active region and the gate.
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 평면도이다.1 is a plan view illustrating a method of forming a semiconductor device according to the prior art.
도 1을 참조하면, 실리콘 기판(10) 상부에 바(Bar) 형태의 활성영역(50)을 정의하는 소자분리막(60)을 형성하고, 그 상부에 게이트(90)를 형성한다. 이때, 활성영역(50)과 게이트(90)의 접촉 면적을 증가시키기 위하여 게이트(90) 하부의 소자분리막(60)을 소정 깊이 식각하여 게이트(90) 하부의 활성영역(50)이 핀 형 모양이 되도록 한다.Referring to FIG. 1, a
도 2a 내지 도 2e는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들로, 도1의 BB' 단면을 따라 도시한 것들이다.2A to 2E are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art, and are views taken along a line BB ′ of FIG. 1.
도 2a를 참조하면, 실리콘 기판(10) 상부에 패드 산화막 및 패드 질화막을 형성한 후 활성영역을 차단하는 감광막 패턴(40)을 이용한 식각 공정으로 패드 산화막 패턴(20) 및 패드 질화막 패턴(30)을 형성한다. Referring to FIG. 2A, after the pad oxide layer and the pad nitride layer are formed on the
도 2b를 참조하면, 감광막 패턴(40)을 제거한 후 패드 질화막 패턴(30)을 마스크로 실리콘 기판(10)을 소정 깊이 식각하여 소자분리용 트렌치를 형성한다. 다음에는, HDP(High Density Plasma) 공정을 이용하여 산화막으로 소자분리용 트렌치를 매립하여 소자분리막(60)을 형성한다. 여기서, 소자분리막(60)에 의해 정의되는 실리콘 기판(10)은 활성영역(50)이 된다.Referring to FIG. 2B, after removing the
도 2c를 참조하면, 패드 질화막 패턴(30) 및 패드 산화막 패턴(20)을 제거한다. 이때, 핫 인산을 이용하여 패드 질화막 패턴(30)을 제거하는데, 이 과정에서 활성영역(50)의 계면이 유실되는 문제가 발생할 수 있다.Referring to FIG. 2C, the pad
도 2d를 참조하면, 핀 형 활성영역(50)을 형성하기 위하여 게이트 예정 영역의 소자분리막(60)을 소정 깊이 식각한다. 이때, 모든 영역의 소자분리막(60)을 균일한 깊이로 식각하는 공정은 매우 어렵기 때문에 핀 형 활성영역(50)은 균일하게 형성되지 못하는 문제가 있다.Referring to FIG. 2D, the
도 2e를 참조하면, 핀 형 활성영역(50)의 상부에 게이트 산화막(70), 게이트 폴리실리콘층(75), 게이트 금속층(80) 및 게이트 하드마스크층(85)으로 구비되는 게이트(90)를 형성한다. Referring to FIG. 2E, the
도 3은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도로, 도 1의 AA' 방향을 따라 도시한 것이다.3 is a cross-sectional view illustrating a method of forming a semiconductor device according to the prior art, and is shown along the AA ′ direction of FIG. 1.
도 3을 참조하면, 소자분리막(60) 보다 소정 높이 돌출된 활성영역(50) 상부 에 게이트(90)가 형성되며, 게이트(90)의 측벽에 게이트 스페이서(95)가 형성되고, 게이트(90) 사이의 활성영역(50)에 소스/드레인 영역(97)이 형성된다. 이때, 핀 형 활성영역(50)의 에지부가 유실되어 있으므로 후속의 비트라인 콘택 및 스토리지 노드 콘택과 접속되는 활성영역의 면적이 감소하게 된다.Referring to FIG. 3, the
상술한 바와 같이, 종래 기술에 따른 반도체 소자의 형성 방법은 STI 공정을 이용하여 소자분리막 및 활성영역을 형성하는데, 이 과정에서 패드 산화막 및 패드 질화막을 이용하므로 공정이 복잡해지고 패드 질화막의 제거 과정에서 활성영역이 유실될 위험이 있다. 활성영역 유실은 후속의 비트라인 콘택 및 스토리지 노드 콘택의 접속 면적을 감소시키고, 콘택 면적의 감소는 콘택 저항의 증가 및 반도체 소자의 전기적 특성을 저하시키는 원인이 된다. 또한, 종래 기술은 활성영역을 핀 형으로 형성하기 위하여 소자분리막을 식각하는 방법을 사용하는데 이때, 핀 형 활성영역의 높이를 균일하게 조절하는 것이 매우 어려우므로 핀 형 활성영역의 균일도가 저하되어 반도체 소자의 전기적 특성이 저하되는 문제가 있다.As described above, the method of forming a semiconductor device according to the related art forms an isolation layer and an active region by using an STI process. In this process, the pad oxide film and the pad nitride film are used, which makes the process complicated and removes the pad nitride film. There is a risk of losing the active area. The loss of the active region reduces the connection area of subsequent bit line contacts and storage node contacts, and the decrease in contact area causes an increase in contact resistance and a deterioration of electrical characteristics of the semiconductor device. In addition, the prior art uses a method of etching the device isolation film in order to form the active region in the fin shape, it is very difficult to uniformly adjust the height of the fin-type active region, the uniformity of the fin-type active region is reduced, the semiconductor There is a problem that the electrical characteristics of the device is degraded.
상기 문제점을 해결하기 위하여, 본 발명은 실리콘 기판 상부에 소자분리막으로 작용할 수 있는 제 1 산화막층, 질화막 및 제 2 산화막층을 형성한 후, 이들이 활성영역을 정의하도록 패터닝 한 다음 노출된 실리콘 기판에 에피택셜 성장층을 형성한 후 제 2 산화막층을 제거함으로써, 종래의 핀 형 활성영역 형성 공정 보다 더 간단한 공정을 수행하면서도 핀 형 활성영역의 면적 확보 및 균일성을 향상시킬 수 있도록 하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.In order to solve the above problems, the present invention forms a first oxide layer, a nitride layer and a second oxide layer on the silicon substrate, and then pattern them to define an active region, and then pattern the exposed silicon substrate. By removing the second oxide layer after forming the epitaxial growth layer, a semiconductor device capable of improving the area securing and uniformity of the fin type active region while performing a simpler process than the conventional fin type active region forming process. It aims at providing the formation method.
이상의 목적을 달성하기 위한 것으로, 본 발명에 따른 반도체 소자의 형성 방법은In order to achieve the above object, the method of forming a semiconductor device according to the present invention
실리콘 기판 전면에 제 1 산화막층, 질화막 및 제 2 산화막층을 순차적으로 형성하는 단계와,Sequentially forming a first oxide layer, a nitride layer, and a second oxide layer on the entire silicon substrate;
상기 제 2 산화막층 상부에 활성영역을 노출시키는 감광막 패턴을 형성하는 단계와,Forming a photoresist pattern on the second oxide layer to expose an active region;
상기 감광막 패턴을 마스크로 상기 제 2 산화막층, 질화막 및 제 1 산화막층을 식각하여 실리콘 기판을 노출시키는 단계와,Etching the second oxide layer, the nitride layer and the first oxide layer using the photoresist pattern as a mask to expose a silicon substrate;
상기 노출된 실리콘 기판에 실리콘 에피택셜 성장층을 형성하는 단계와,Forming a silicon epitaxial growth layer on the exposed silicon substrate;
상기 감광막 패턴 및 제 2 산화막층을 제거하고 상기 에피택셜 성장층에 핀(Fin) 형 활성영역을 형성하는 단계 및Removing the photoresist pattern and the second oxide layer and forming a fin type active region in the epitaxial growth layer; and
상기 핀 형 활성영역을 포함하는 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.And forming a gate including the fin type active region.
여기서, 상기 제 1 산화막층은 1500 ~ 2000Å의 두께로 형성하고, 상기 질화막은 400 ~ 600Å의 두께로 형성하고, 상기 제 2 산화막층은 400 ~ 600Å의 두께로 형성하고, 상기 에피택셜 성장층은 상기 제 2 산화막층의 높이까지 형성하고, 상기 제 2 산화막층은 습식식각 방법으로 제거하고, 상기 게이트 형성 후 상기 게이트 사이의 영역에 LDD(Lightly Dopant Drain) 영역의 이온 주입 공정, 게이트 측벽 절연막 형성, 소스/드레인 영역의 이온 주입 공정 및 소스/드레인 영역과 접속되는 스토리지 노드 콘택 및 비트라인 콘택 형성 공정을 순차적으로 수행하는 것을 특징으로 한다. Here, the first oxide film layer is formed to a thickness of 1500 ~ 2000Å, the nitride film is formed to a thickness of 400 ~ 600Å, the second oxide layer is formed to a thickness of 400 ~ 600Å, the epitaxial growth layer is Forming the height of the second oxide layer, removing the second oxide layer by a wet etching method, and forming an ion implantation process of a lightly doped drain (LDD) region and a gate sidewall insulating layer in the region between the gates after the gate formation. In this case, the ion implantation process of the source / drain region and the storage node contact and the bit line contact forming process connected to the source / drain region are sequentially performed.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하기로 한다. Hereinafter, a method of forming a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도이다.4 is a plan view illustrating a method of forming a semiconductor device according to the present invention.
도 4를 참조하면, 실리콘 기판(100) 상부에 실리콘 에피택셜 성장층으로 핀(Fin) 형 활성영역(120)을 형성한다. 여기서, 핀 형 구조의 활성영역(120)은 소자분리영역에 제 1 산화막층(미도시), 질화막(140) 및 제 2 산화막층(미도시)의 적층 구조를 형성한 후 활성영역의 실리콘 기판을 에피택셜 성장시킨 후 제 2 산화막층을 제거하여 형성한다. 다음에는, 핀 형 활성영역(120)의 길이 방향에 대하여 수직한 방향으로 게이트(190)를 형성한다. Referring to FIG. 4, a fin type
도 5a 내지 도 5c는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들로, 각 도의 (i)은 도 4의 AA' 방향을 따라 도시한 것이고, 각 도의 (ii)는 도 4의 BB' 방향을 따라 도시한 것이다.5A to 5C are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention, and (i) of FIG. 4 is along the AA ′ direction of FIG. 4, and (ii) of FIG. 4 is BB of FIG. 4. 'Is shown along the direction.
도 5a를 참조하면, 실리콘 기판(100) 전면에 제 1 산화막층(130), 질화막(140) 및 제 2 산화막층(150)을 순차적으로 형성한다. 다음에는, 제 2 산화막층(150) 상부에 활성영역을 노출시키는 감광막 패턴(160)을 형성한다. 이때, 제 1 산화막층(130)은 1500 ~ 2000Å의 두께로 형성하고, 질화막(140)은 400 ~ 600Å의 두께로 형성하고, 제 2 산화막층(150)은 400 ~ 600Å의 두께로 형성하는 것이 바람직하다. 그 다음에는, 감광막 패턴(160)을 마스크로 제 2 산화막층(150), 질화 막(140) 및 제 1 산화막층(130)을 순차적으로 식각하여 실리콘 기판(100)을 노출시킨다. 그 다음에는, 실리콘 기판(100)이 노출된 영역에 실리콘 에피택셜 성장층을 형성한다. 이때, 실리콘 에피택셜 성장층은 제 2 산화막층(150)의 높이까지 형성하는 것이 바람직하며, 실리콘 에피택셜 성장층은 활성영역(120)이 되고, 제 1 산화막층(130), 질화막(140) 및 제 2 산화막층(150)은 소자분리막이 되는데, 활성영역(120)은 에피택셜 성장 방법으로 형성되므로 종래의 STI 공정을 이용하여 형성하는 것 보다 더 넓은 유효 면적을 확보할 수 있다.Referring to FIG. 5A, the
도 5b를 참조하면, 감광막 패턴(160) 및 제 2 산화막층(150)을 제거한다. 이때, 제 2 산화막층(150)은 습식식각 방법을 이용하여 제거하는 것이 바람직하다. 이로 인해, 활성영역(120)이 표면으로부터 'H' 높이만큼 돌출된 형태로 형성되므로 핀(Fin) 형의 활성영역(120)이 된다. 여기서, 'H' 높이는 제 2 산화막층(150)이 제거된 높이로 400 ~ 600Å이 되며 (i) 및 (ii)에서 보는 바와 같이 어느 지역에서나 동일한 높이를 얻을 수 있다. Referring to FIG. 5B, the
도 5c를 참조하면, 핀 형 활성영역(120)을 포함하는 실리콘 기판(100) 전면에 게이트 산화막(170), 게이트 폴리실리콘층(175), 게이트 금속층(180) 및 하드마스크층(185)을 형성한 후 게이트 마스크를 이용한 식각 공정으로 하드마스크층(185), 게이트 금속층(180), 게이트 폴리실리콘층(175) 및 게이트 산화막(170)을 순차적으로 식각하여 게이트(190)를 형성한다. 다음에는, 게이트(190) 사이의 활성영역(120)에 LDD(Lightly Dopant Drain) 영역(미도시) 형성을 위한 이온 주입 공정을 수행하고, 게이트(190)의 측벽에 스페이서 절연막(195)을 형성하고, 활성영 역(120)에 소스/드레인 영역(200) 형성을 위한 이온 주입 공정을 수행한다. 다음에는, 소스/드레인 영역(200)과 접속되는 스토리지 노드 콘택(미도시) 및 비트라인 콘택(미도시) 형성 공정을 순차적으로 수행한다. Referring to FIG. 5C, the
도 6은 본 발명에 따른 비트라인 콘택을 도시한 단면도로, 도 4의 B1B1' 방향을 따른 단면을 도시한 것이다.FIG. 6 is a cross-sectional view illustrating a bit line contact according to the present invention and illustrates a cross section taken along the direction B1B1 ′ of FIG. 4.
도 6을 참조하면, 실리콘 기판(100) 상부에 제 1 산화막층 및 질화막의 적층 구조로 구비되는 소자분리막이 구비되고, 소자분리막 사이의 영역에 핀 형의 활성영역(120)이 구비되고, 활성영역(120)에 소스/드레인 영역(200)이 구비되며, 소스/드레인 영역(200)과 접속되는 비트라인 콘택(210)이 구비된다. 여기서, 활성영역(120)은 도 5a에서 설명한 바와 같이 실리콘 에피택셜 성장 방법을 이용하여 형성된 것이므로 더 넓은 면적이 확보되어 비트라인 콘택(210)과 접속되는 면적도 증가하게 된다.Referring to FIG. 6, an isolation layer including a stacked structure of a first oxide layer and a nitride layer is provided on the
도 7은 본 발명에 따른 스토리지 노드 콘택을 도시한 단면도로, 도 4의 B2B2' 방향을 따른 단면을 도시한 것이다.FIG. 7 is a cross-sectional view illustrating a storage node contact according to the present invention, and illustrates a cross-section along B2B2 'in FIG. 4.
도 7을 참조하면, 도 6의 비트라인 콘택(210)과 마찬가지로 더 안정되고 넓은 면적을 확보할 수 있는 스토리지 노드 콘택(220)이 구비된다.Referring to FIG. 7, like the
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 STI 공정을 이용한 소자분리막 형성 공정을 수행하지 않고, 실리콘 기판 상부에 소자분리막으로 작용할 수 있는 제 1 산화막층, 질화막 및 제 2 산화막층을 형성한 후, 이들이 활성영역을 정의하도록 패터닝 한 다음 노출된 실리콘 기판에 에피택셜 성장층을 형성하고, 제 2 산화막층을 제거함으로써, 종래의 핀 형 활성영역 형성 공정 보다 더 간단한 공정을 수행하면서도 더 넓은 면적을 갖는 핀 형 활성영역을 형성하며, 제 2 산화막층을 제거하는 공정만으로 핀 부분의 높이가 어디에서나 동일하게 형성 할 수 있다. 여기서, 활성영역의 면적을 확보하는 것은 후속 공정에서 형성되는 비트라인 콘택 및 스토리지 노드 콘택의 접속 면적을 확대시켜 반도체 소자의 전기적 특성을 향상시키는 작용을 한다.As described above, in the method of forming a semiconductor device according to the present invention, the first oxide layer, the nitride layer, and the second oxide layer may be formed on the silicon substrate without performing the device isolation film forming process using the STI process. After forming, they are patterned to define the active regions, and then an epitaxial growth layer is formed on the exposed silicon substrate, and the second oxide layer is removed, thereby performing a simpler process than the conventional fin type active region formation process. A fin type active region having a large area is formed, and the height of the fin portion can be formed the same anywhere by only removing the second oxide layer. In this case, securing the area of the active region serves to increase the connection area of the bit line contact and the storage node contact formed in a subsequent process to improve electrical characteristics of the semiconductor device.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 실리콘 기판 상부에 소자분리막으로 작용할 수 있는 제 1 산화막층, 질화막 및 제 2 산화막층을 형성한 후, 이들이 활성영역을 정의하도록 패터닝 한 다음 노출된 실리콘 기판에 에피택셜 성장층을 형성함으로써, 종래의 소자분리용 트렌치 형성 및 패드 질화막 공정을 생략할 수 있고, 더 넓은 활성영역을 확보할 수 있다. 또한, 제 2 산화막층을 제거함으로써, 종래의 핀 형 활성영역 형성 공정 보다 더 간단한 공정을 수행하면서도 핀 형 활성영역의 높이를 균일하게 형성할 수 있다. 따라서 본 발명은 반도체 소자의 형성 공정을 간소화 하고, 반도체 소자의 전기적 특성을 향상시킬 수 있는 효과를 제공한다. As described above, in the method of forming a semiconductor device according to the present invention, after forming a first oxide layer, a nitride film, and a second oxide layer on the silicon substrate, which can act as device isolation layers, they are patterned to define active regions. Next, by forming an epitaxial growth layer on the exposed silicon substrate, the conventional trench isolation and pad nitride film processes may be omitted, and a wider active region may be secured. In addition, by removing the second oxide layer, it is possible to uniformly form the height of the fin type active region while performing a simpler process than the conventional fin type active region forming process. Accordingly, the present invention simplifies the process of forming a semiconductor device and provides an effect of improving electrical characteristics of the semiconductor device.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001093972A (en) * | 1999-09-20 | 2001-04-06 | Denso Corp | Method for manufacture of semiconductor device |
KR20010047326A (en) * | 1999-11-19 | 2001-06-15 | 윤종용 | Method for contact formation using a roof and fence in semiconductor fabricating |
US20020036290A1 (en) * | 2000-09-28 | 2002-03-28 | Kabushiki Kaisha Toshiba | Semiconductor device having MIS field effect transistors or three-dimensional structure |
KR20050099324A (en) * | 2004-04-09 | 2005-10-13 | 삼성전자주식회사 | Transistor having an all arounded channel and method of fabricating the same |
KR20060013122A (en) * | 2004-08-06 | 2006-02-09 | 삼성전자주식회사 | Semiconductor device having the channel area restricted by insulating film and method of fabrication using the same |
KR100641494B1 (en) * | 2002-12-30 | 2006-10-31 | 동부일렉트로닉스 주식회사 | Method for manufacturing semiconductor device |
-
2006
- 2006-07-28 KR KR1020060071541A patent/KR101194742B1/en not_active IP Right Cessation
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001093972A (en) * | 1999-09-20 | 2001-04-06 | Denso Corp | Method for manufacture of semiconductor device |
KR20010047326A (en) * | 1999-11-19 | 2001-06-15 | 윤종용 | Method for contact formation using a roof and fence in semiconductor fabricating |
US20020036290A1 (en) * | 2000-09-28 | 2002-03-28 | Kabushiki Kaisha Toshiba | Semiconductor device having MIS field effect transistors or three-dimensional structure |
KR100641494B1 (en) * | 2002-12-30 | 2006-10-31 | 동부일렉트로닉스 주식회사 | Method for manufacturing semiconductor device |
KR20050099324A (en) * | 2004-04-09 | 2005-10-13 | 삼성전자주식회사 | Transistor having an all arounded channel and method of fabricating the same |
KR20060013122A (en) * | 2004-08-06 | 2006-02-09 | 삼성전자주식회사 | Semiconductor device having the channel area restricted by insulating film and method of fabrication using the same |
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