KR100557967B1 - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor device Download PDFInfo
- Publication number
- KR100557967B1 KR100557967B1 KR1020040110438A KR20040110438A KR100557967B1 KR 100557967 B1 KR100557967 B1 KR 100557967B1 KR 1020040110438 A KR1020040110438 A KR 1020040110438A KR 20040110438 A KR20040110438 A KR 20040110438A KR 100557967 B1 KR100557967 B1 KR 100557967B1
- Authority
- KR
- South Korea
- Prior art keywords
- substrate
- forming
- film
- single crystal
- crystal silicon
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 61
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims abstract description 32
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
- 239000010703 silicon Substances 0.000 claims abstract description 18
- 150000004767 nitrides Chemical class 0.000 claims abstract description 16
- 230000001590 oxidative effect Effects 0.000 claims abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 6
- 230000004888 barrier function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 고집적화에 부합하는 채널 길이를 얻을 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘기판의 채널 예정 영역 상에 단결정실리콘막을 형성하는 단계; 상기 단결정실리콘막을 포함한 기판 전면 상에 열산화막을 형성하는 단계; 상기 단결정실리콘막 중심부 상의 열산화막 부분 상에 질화막패턴을 형성하는 단게; 상기 기판 결과물을 열산화시켜 단결정실리콘막을 포함한 기판 표면이 볼록(hill) 모양을 갖도록 만드는 단계; 상기 질화막패턴과 열산화막을 제거하는 단계; 상기 단결정실리콘막을 포함하여 볼록 모양을 갖는 기판 채널 예정 영역 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다. The present invention discloses a method for fabricating a semiconductor device capable of obtaining a channel length consistent with high integration. The disclosed method includes forming a single crystal silicon film on a channel predetermined region of a silicon substrate; Forming a thermal oxide film on an entire surface of the substrate including the single crystal silicon film; Forming a nitride film pattern on a portion of the thermal oxide film on the central portion of the single crystal silicon film; Thermally oxidizing the substrate product so that the surface of the substrate including the single crystal silicon film has a hill shape; Removing the nitride film pattern and the thermal oxide film; Forming a gate on the convex substrate channel region including the single crystal silicon layer; And forming a source / drain region in the substrate surface on both sides of the gate.
Description
도 1은 게이트 채널 길이에 따른 Vg-Id 결과를 시뮬레이션하여 도시한 도면. 1 is a view showing a simulation of the Vg-Id results according to the gate channel length.
도 2a 내지 도 2i는 본 발명의 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도. 2A to 2I are cross-sectional views illustrating processes for manufacturing a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : 실리콘기판 22 : 제1열산화막21
23 : 제1감광막패턴 24 : 단결정실리콘막23: first photosensitive film pattern 24: single crystal silicon film
25 : 제2열산화막 26 : 질화막25: second thermal oxide film 26: nitride film
26a : 질화막패턴 27 : 제2감광막패턴26a: nitride film pattern 27: second photosensitive film pattern
28 : 제3열산화막 29 : 게이트산화막28: third thermal oxide film 29: gate oxide film
30 : 폴리실리콘막 31 : 텅스텐실리사이드막30
32 : 하드마스크막 33 : 게이트32: hard mask film 33: gate
34 : LDD 영역 35 : 게이트스페이서34: LDD region 35: gate spacer
36 : 소오스/드레인 영역36 source / drain regions
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 고집적화에 부합하는 채널 길이(channel length)를 얻을 수 있는 반도체 소자의 제조방법에 관한 것이다. BACKGROUND OF THE
메모리 반도체 소자의 고집적화가 진행됨에 따라 최소 배선폭(feature size)이 감소하게 되었고, 반면, 기판에 대한 도핑 농도(doping concentration)는 증가되어, 소자의 전계(electric field)가 증가되고 접합누설(junction leakage)이 증가되는 등의 문제가 해결되어야 할 사안으로 대두되었다. As the integration of memory semiconductor devices increases, the minimum feature size decreases, while the doping concentration on the substrate increases, resulting in an increase in the electric field of the device and junction junctions. Problems such as increased leakage have been raised.
특히, 게이트의 선폭 감소로 인해 채널의 길이(length) 및 폭(width)이 제한됨으로써 단채널효과(short channel effect)에 의한 소자 특성 저하가 반드시 해결되어야 할 사안이 되고 있다. In particular, the length and width of the channel are limited due to the reduction of the line width of the gate, thereby deteriorating device characteristics due to a short channel effect.
구체적으로, 도 1은 게이트 채널 길이에 따른 Vg-Id 결과를 시뮬레이션하여 도시한 도면이다. 도시된 바와 같이, 긴 채널(10*10)에서는 Vd가 변화(0.1V→2.5V)하더라도 동일한 Vg-Id의 시뮬레이션 결과가 얻어지지만, 짧은 채널(10*0.24)에서는 Vd가 증가(0.1→2.5V)함에 따라 Vg-Id가 증가되었음을 볼 수 있다. Specifically, FIG. 1 is a diagram illustrating a simulation of the Vg-Id result according to the gate channel length. As shown, the simulation results of the same Vg-Id are obtained even if the Vd changes (0.1V → 2.5V) in the
이는 게이트 채널 길이가 줄어들수록 소오스/드레인 접합의 외부 인가전압에 의해 문턱전압(Vt)이 변동하는 현상(DIBL; Drain Induced Barrier Lowering)이 발생됨을 의미하며, 이에 따라, 소자 특성 저하가 초래된다. This means that the threshold voltage Vt fluctuates due to an externally applied voltage of the source / drain junction as the gate channel length decreases (DIBL; drain induced barrier lowering), thereby degrading device characteristics.
한편, 통상의 반도체 소자에서 채용하고 있는 평면(planar)형의 트랜지스터 구조로는 채널 길이 및 폭을 확보하는데 한계가 있다. 이에, 고집적화에 따른 상기한 여러가지 사안들을 해결하기 위해 구조 측면에서의 다양한 연구들이 시도되고 있으며, 최근들어 구조적인 측면에서 리세스 채널(recess channel)을 이용하는 방법이 제안되었다. On the other hand, the planar transistor structure employed in conventional semiconductor devices has a limitation in securing channel length and width. Accordingly, various studies in terms of structure have been attempted to solve the above-mentioned problems due to high integration, and in recent years, a method of using a recess channel in structure has been proposed.
이러한 리세스 채널은 채널 예정 영역에 트렌치를 형성한 후에 상기 트렌치 상에 게이트를 형성하거나, 또는, 채널 예정 영역에 도전층을 형성한 후에 계단형으로 게이트를 형성하여 얻는 구조이다. The recess channel is a structure obtained by forming a gate on the trench after forming the trench in the channel predetermined region or by forming a gate in a stepped manner after forming a conductive layer in the channel predetermined region.
그러나, 상기 리세스 채널 구조는 트렌치 형성을 위해 별도의 공정을 추가해야 하는 바, 번거롭고 제조비용이 증가되는 문제가 있으며, 또한, 트렌치와 게이트간의 정렬이 안정적이지 못하다는 문제가 있는 바, 그 이용에 제약이 있다. However, the recess channel structure has to add a separate process for forming the trench, which is cumbersome and increases the manufacturing cost, and also has a problem that the alignment between the trench and the gate is not stable. There is a restriction.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 비교적 간단하게 채널 길이를 증가시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method for manufacturing a semiconductor device, which is designed to solve the conventional problems as described above, which can increase the channel length relatively simply.
또한, 본 발명은 채널 길이를 증가시킴으로써 고집적 소자의 구현을 가능하게 할 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다. In addition, another object of the present invention is to provide a method for manufacturing a semiconductor device that can enable the implementation of highly integrated devices by increasing the channel length.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘기판의 채널 예정 영역 상에 단결정실리콘막을 형성하는 단계; 상기 단결정실리콘막을 포함한 기판 전면 상에 열산화막을 형성하는 단계; 상기 단결정실리콘막 중심부 상의 열산화막 부분 상에 질화막패턴을 형성하는 단게; 상기 기판 결과물을 열산화시켜 단결정실리콘막을 포함한 기판 표면이 볼록(hill) 모양을 갖도록 만드는 단계; 상기 질화막 패턴과 열산화막을 제거하는 단계; 상기 단결정실리콘막을 포함하여 볼록 모양을 갖는 기판 채널 예정 영역 상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다. In order to achieve the above object, the present invention comprises the steps of forming a single crystal silicon film on the channel predetermined region of the silicon substrate; Forming a thermal oxide film on an entire surface of the substrate including the single crystal silicon film; Forming a nitride film pattern on a portion of the thermal oxide film on the central portion of the single crystal silicon film; Thermally oxidizing the substrate product so that the surface of the substrate including the single crystal silicon film has a hill shape; Removing the nitride layer pattern and the thermal oxide layer; Forming a gate on the convex substrate channel region including the single crystal silicon layer; And forming a source / drain region in the surface of the substrate at both sides of the gate.
여기서, 상기 실리콘기판의 채널 예정 영역 상에 단결정실리콘막을 형성하는 단계는, 실리콘기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 기판 채널 예정 상부의 산화막 부분을 노출시키는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 식각마스크로 이용해서 산화막을 식각하여 기판 채널 예정 영역을 노출시키는 단계; 상기 감광막패턴을 제거하는 단계; 상기 노출된 기판 채널 예정 영역 및 이에 인접한 산화막 부분 상에 선택적 에피텍셜 성장 공정에 따라 단결정실리콘막을 성장시키는 단계; 상기 단결정실리콘막과 산화막을 CMP하는 단계; 및 상기 산화막을 제거하는 단계;로 구성된다. The forming of the single crystal silicon film on the channel predetermined region of the silicon substrate may include forming an oxide film on the silicon substrate; Forming a photoresist pattern on the oxide layer, the photoresist pattern pattern exposing an oxide layer portion on a predetermined substrate channel; Etching an oxide layer using the photoresist pattern as an etching mask to expose a substrate channel predetermined region; Removing the photoresist pattern; Growing a single crystal silicon film on the exposed substrate channel predetermined region and the portion of the oxide film adjacent thereto according to a selective epitaxial growth process; CMP the single crystal silicon film and the oxide film; And removing the oxide film.
상기 산화막은 열산화막이다. The oxide film is a thermal oxide film.
상기 단결정실리콘막을 포함한 기판 표면이 볼록(hill) 모양을 갖도록 만드는 단계는, 단결정실리콘막과 열산화막 및 실리콘기판의 선택적 산화에 의해 이루어진다. The step of making the surface of the substrate including the single crystal silicon film have a convex shape is performed by selective oxidation of the single crystal silicon film, the thermal oxide film, and the silicon substrate.
또한, 상기한 본 발명의 방법은, 상기 게이트를 형성하는 단계 후, 그리고, 상기 소오스/드레인 영역을 형성하는 단계 전, 상기 게이트 양측의 기판 표면 내에 LDD 영역을 형성하는 단계; 및 상기 게이트의 양측벽에 게이트스페이서를 형성하는 단계;를 더 포함한다. The method of the present invention may also include forming an LDD region in a substrate surface on both sides of the gate after forming the gate and before forming the source / drain region; And forming gate spacers on both sidewalls of the gate.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 기술적 특징을 설명하면, 본 발명은 실리콘의 선택적에피텍셜성장(Selective Epitaxial Growth; 이하, SEG) 공정으로 단결정실리콘을 성장시키는 방법과 이를 선택적으로 산화(oxidation)시키는 방법을 이용해서 볼록(hill) 모양의 게이트 채널을 형성해준다. First, the technical features of the present invention will be described. The present invention uses a method of growing single crystal silicon in a selective epitaxial growth (hereinafter referred to as SEG) process of silicon and a method of selectively oxidizing it. It forms a hill-shaped gate channel.
그러면, 게이트 채널이 볼록 모양을 갖는 것으로 인해 본 발명의 트랜지스터는 동일한 채널 면적에서 기존의 평면형 트랜지스터 구조에서 보다 더 긴 채널 길이를 갖게 되고, 그래서, 본 발명은 고집적화에 따른 단채널효과 문제를 해결할 수 있어서 소자 특성 및 신뢰성을 확보할 수 있게 된다. Then, because the gate channel has a convex shape, the transistor of the present invention has a longer channel length than that of the conventional planar transistor structure in the same channel area, so the present invention can solve the short channel effect problem due to the high integration. Therefore, device characteristics and reliability can be secured.
자세하게, 도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. In detail, FIGS. 2A to 2I are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to the present invention.
도 2a를 참조하면, 가공되지 않은 베어(bare) 실리콘기판(21)을 마련한 후, 그 표면(21)을 세정한다. 그런다음, 산화 공정을 실시하여 세정된 기판(21) 표면 상에 제1열산화막(22)을 성장시킨다. Referring to FIG. 2A, after the bare
다음으로, 상기 제1열산화막(22) 상에 감광막을 도포한 후, 이를 노광 및 현상해서 채널 예정 영역 상의 제1열산화막 부분을 노출시키는 제1감광막패턴(23)을 형성한다. 그런다음, 상기 제1감광막패턴(23)을 식각장벽으로 이용해서 제1열산화막(22)을 식각하고, 이를 통해, 실리콘기판(21)의 채널 예정 영역을 노출시킨다. Next, after the photosensitive film is coated on the first
도 2b를 참조하면, 공지의 감광막 스트립(strip) 공정에 따라 제1감광막패턴을 제거한다. 그런다음, SEG 공정에 따라 노출된 실리콘기판 부분 및 이에 인접한 제1열산화막 부분 상에 단결정실리콘막(24)을 성장시킨다. Referring to FIG. 2B, the first photoresist pattern is removed according to a known photoresist strip process. Then, the single
여기서, 상기 단결정실리콘막(24)은 실리콘기판(21)과 동일한 방향성을 갖고 성장되는 바, 최종적으로 제조되는 본 발명에 따른 반도체 소자에서 채널 영역에 해당하는 기판 부분이 된다. Here, the single
도 2c를 참조하면, 상기 단결정실리콘막(24)과 제1열산화막을 CMP(Chemical Mechanical Polishing)하여 평탄화를 이룬 후, 잔류된 제1열산화막을 제거한다. 그런다음, 기판 결과물을 세정한다. Referring to FIG. 2C, after the planarization is performed by chemical mechanical polishing (CMP) between the single
도 2d를 참조하면, 기판 결과물에 대해 미소 산화(light oxidation) 공정을 진행하여 단결정실리콘막(24)을 포함한 기판 전면 상에 제2열산화막(25)을 성장시킨다. 그런다음, 상기 제2열산화막(25) 상에 질화막(26)을 증착하고, 연이어, 단결정실리콘막(24) 중심부 상의 질화막 부분 상에 공지의 포토리소그라피 공정에 따라 제2감광막패턴(27)을 형성한다. Referring to FIG. 2D, a light oxidation process is performed on the substrate resultant to grow a second
도 2e를 참조하면, 제2감광막패턴을 식각장벽으로 이용해서 그 아래의 질화막을 식각하여 단결정실리콘막(24) 중심부 상의 제2열산화막(25) 상에 질화막패턴(26a)을 형성한다. 그런다음, 공지의 감광막 스트립 공정에 따라 상기 제2감광막패턴을 제거한다. Referring to FIG. 2E, a
도 2f를 참조하면, 상기 단계까지의 기판 결과물에 대해 열산화 공정을 진행한다. 이때, 질화막패턴(26a)에 의해 가려진 부분을 제외한 나머지 제2열산화막 부 분과 그 아래의 실리콘기판 표면이 함께 열산화되고, 이에 따라, 기판 표면에 두꺼운 제3열산화막(28)이 형성된다. Referring to FIG. 2F, a thermal oxidation process is performed on the substrate product up to this step. At this time, the second thermal oxide film portion except for the portion covered by the
도 2g를 참조하면, 인산(H3PO4) 용액을 이용한 습식식각을 통해 질화막패턴을 제거한 후, HF 또는 BOE 용액을 이용한 습식세정을 통해 제3열산화막을 제거하고, 이를 통해, 잔류된 단결정실리콘막(24)을 포함하여 표면이 볼록(hill) 모양을 갖는 실리콘기판(21)을 얻는다. Referring to FIG. 2G, after the nitride film pattern is removed through wet etching using a phosphoric acid (H 3 PO 4) solution, the third thermal oxide film is removed through wet cleaning using an HF or BOE solution, and the remaining single crystal silicon film ( 24 to obtain a
도 2h를 참조하면, 기판 결과물에 대해 게이트 산화 공정을 진행하여 잔류된 단결정실리콘막(24)을 포함해서 표면이 볼록 모양을 갖는 실리콘기판(21)의 전면 상에 게이트산화막(29)을 형성하고, 연이어, 상기 게이트산화막(29) 상에 게이트도전막으로서 폴리실리콘막(30)과 텅스텐실리사이드막(31)을 차례로 형성한 후, 상기 텅스텐실리사이드막(31) 상에 질화막으로 이루어진 하드마스크막(32)을 증착한다.Referring to FIG. 2H, a
다음으로, 상기 하드마스크막(32)을 패터닝한 후, 상기 패터닝된 하드마스크막(32)을 식각장벽으로 이용해서 그 아래의 텅스텐실리사이드막(31)과 폴리실리콘막(30) 및 게이트산화막(29)을 식각해서 게이트(33)를 형성한다. 그런다음, 기판 결과물에 대해 LDD(Lightly Doped Drain) 이온주입을 수행하여 게이트(33) 양측의 기판 표면 내에 LDD 영역(34)을 형성한다. Next, after the
도 2i를 참조하면, 기판 전면 상에 스페이서용 절연막, 예컨데, 산화막, 질화막, 또는, 이들의 적층막을 증착한 후, 이를 블랭킷 식각하여 게이트(33)의 양측벽에 게이트스페이서(35)를 형성한다. 그런다음, 기판 결과물에 대해 소오스/드레인 이온주입을 수행하여 상기 게이트스페이서(35)를 포함한 게이트(33) 양측의 기 판 표면 내에 소오스/드레인 영역(36)을 형성하고, 이를 통해, 트랜지스터를 형성한다. Referring to FIG. 2I, an insulating film for a spacer, for example, an oxide film, a nitride film, or a stacked film thereof is deposited on the entire surface of the substrate, and then the
이후, 도시하지는 않았으나, 공지된 일련의 디램 공정들을 차례로 진행하여 본 발명에 따른 반도체 소자의 제조를 완성한다. Subsequently, although not shown, a series of known DRAM processes are sequentially performed to complete the manufacture of the semiconductor device according to the present invention.
상기에서, 본 발명의 게이트는 볼록 모양의 단결정실리콘막을 포함한 기판 표면 상에 형성되는 바, 그에 따라, 트랜지스터에서의 게이트 채널 길이는 기존 평면형 트랜지스터와 비교할 때, 동일 게이트 선폭에서 더 긴 게이트 채널을 갖게 된다. In the above, the gate of the present invention is formed on the surface of the substrate including the convex monocrystalline silicon film, so that the gate channel length in the transistor has a longer gate channel at the same gate line width as compared to the conventional planar transistor. do.
따라서, 본 발명은 종래와 동일한 게이트 선폭으로도 더 긴 게이트 채널 길이를 얻을 수 있으므로, 누설전류(DIBL)을 감소시킬 수 있으며, 결국, 게이트 선폭 감소에 기인하는 단채널효과 문제를 해결할 수 있어서 소자 특성을 확보할 수 있다. Therefore, the present invention can obtain a longer gate channel length even with the same gate line width as in the prior art, thereby reducing the leakage current DIBL, and eventually solving the short channel effect problem caused by the gate line width reduction. Can secure the characteristics.
한편, 볼록 모양의 게이트 채널을 형성하기 위해, 전술한 본 발명의 실시예에서는 SEG 공정을 이용해서 기판 채널 예정 영역 상에 단결정실리콘막을 형성하였지만, 본 발명의 다른 실시예로서 기판 채널 예정 영역을 제외한 나머지 기판 부분을 식각하는 방법을 이용하는 것도 가능하다. On the other hand, in order to form a convex gate channel, in the above-described embodiment of the present invention, a single crystal silicon film is formed on the substrate channel predetermined region using the SEG process, but as another embodiment of the present invention, except for the substrate channel predetermined region It is also possible to use a method of etching the remaining substrate portions.
이상에서와 같이, 본 발명은 SEG 공정 및 산화 공정을 이용해서 기판 표면이 볼록 모양을 갖도록 만듦으로써, 동일 면적에서 보다 긴 게이트 채널 길이를 얻을 수 있으며, 이에 따라, 고집적화에 따른 단채널효과를 개선할 수 있고, 궁극적으로 는 고집적 소자의 구현을 가능하게 할 수 있다. As described above, according to the present invention, by making the surface of the substrate convex by using the SEG process and the oxidation process, a longer gate channel length can be obtained in the same area, thereby improving the short channel effect due to high integration. And ultimately enable the implementation of highly integrated devices.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040110438A KR100557967B1 (en) | 2004-12-22 | 2004-12-22 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040110438A KR100557967B1 (en) | 2004-12-22 | 2004-12-22 | Method of manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100557967B1 true KR100557967B1 (en) | 2006-03-07 |
Family
ID=37179348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040110438A KR100557967B1 (en) | 2004-12-22 | 2004-12-22 | Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100557967B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102737972A (en) * | 2011-04-07 | 2012-10-17 | 南亚科技股份有限公司 | Recessed trench gate structure and method of fabricating same |
-
2004
- 2004-12-22 KR KR1020040110438A patent/KR100557967B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102737972A (en) * | 2011-04-07 | 2012-10-17 | 南亚科技股份有限公司 | Recessed trench gate structure and method of fabricating same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100400325B1 (en) | Vertical transistor and method of manufacturing the same | |
| KR100610465B1 (en) | Method for fabricating semiconductor device | |
| US8936986B2 (en) | Methods of forming finfet devices with a shared gate structure | |
| US7683437B2 (en) | Semiconductor device having fin field effect transistor and manufacturing method thereof | |
| JP5514400B2 (en) | Method for manufacturing transistor structure using epitaxial layer | |
| US8263461B2 (en) | Lateral double diffused metal oxide semiconductor | |
| KR100606925B1 (en) | A method for fabricating a fin-FET | |
| KR100557967B1 (en) | Method of manufacturing semiconductor device | |
| KR100906557B1 (en) | Semiconductor Device and Method for manufacturing the same | |
| KR0183785B1 (en) | Method of manufacturing mos transistor | |
| KR20060079329A (en) | Method of forming transistor of semiconductor device | |
| CN109887845B (en) | Semiconductor device and method of forming the same | |
| KR101119739B1 (en) | Method for Forming Transistor of Semiconductor Device | |
| KR100698068B1 (en) | A fin-FET and a method for fabricating the same | |
| KR100774794B1 (en) | Mosfet structure and menufacturing method thereof | |
| KR100689674B1 (en) | Method for fabricating of semiconductor device | |
| KR101194742B1 (en) | Method for forming semiconductor device | |
| KR100348314B1 (en) | Semiconductor device and method for fabricating the same | |
| KR100660337B1 (en) | Method for forming transistor of semiconductor device | |
| KR100575612B1 (en) | Method of fabricating a MOSEET | |
| KR0157902B1 (en) | Method of manufacturing semiconductor device | |
| KR100321698B1 (en) | A method for fabricating semiconductor device including trench type isolation oxide layer | |
| KR100817712B1 (en) | Method of forming a high voltage MOS device | |
| KR20040046074A (en) | Method for forming Field effect transistors of semiconductor device | |
| KR20080001926A (en) | Method for fabricating recess gate in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |