KR100691009B1 - Method of manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, STAR(Step-gated asymmetry recess) 셀을 형성하기 위한 반도체 소자의 제조방법으로서, 액티브영역을 한정하는 소자분리막이 구비된 반도체기판을 제공하는 단계와, 상기 소자분리막의 일부분 및 이에 접한 액티브영역 일부분을 제1깊이만큼 식각하여 단차진 액티브영역을 형성하는 단계와, 상기 단차진 액티브영역에서 식각되지 않은 영역의 모서리부분을 제1깊이보다 얕은 제2깊이만큼 식각하여 2단의 단차를 갖는 액티브영역을 형성하는 단계와, 상기 2단의 단차를 갖는 액티브영역을 포함한 기판 결과물 상에 게이트절연막, 게이트도전막 및 하드마스크막을 차례로 형성하는 단계와, 상기 하드마스크막과 게이트도전막을 패터닝하여 비대칭 단차 구조의 게이트를 형성하는 단계를 포함한다. 본 발명에 따르면, STAR 셀 구조를 형성함에 있어서 2회의 식각 공정을 통해 액티브영역이 이중으로 단차지도록 하여 전체적인 단차를 완화시킴으로써, 종래 1단으로 단차진 게이트에 비해 채널의 유효 길이를 증가시킬 수 있다. 그러므로, 게이트영역과 드레인영역의 전계 차이에 의한 전류 누설(GIDL) 현상이 감소되어 소자의 리프레쉬 시간이 증가된다.The present invention discloses a method for manufacturing a semiconductor device. The disclosed method is a method of manufacturing a semiconductor device for forming a step-gated asymmetry recess (STAR) cell, the method comprising the steps of: providing a semiconductor substrate having a device isolation film defining an active region; And etching a portion of the active region in contact with the first depth to form a stepped active region, and etching a corner portion of the unetched region in the stepped active region by a second depth shallower than the first depth. Forming an active region having a step difference, sequentially forming a gate insulating film, a gate conductive film, and a hard mask film on a substrate resultant including the two-step active area; and forming the hard mask film and the gate conductive film. Patterning the film to form a gate of an asymmetric stepped structure. According to the present invention, in forming the STAR cell structure, the active region is double-stepped through two etching processes to alleviate the overall step, thereby increasing the effective length of the channel compared to the stepped gate in the first step. . Therefore, the current leakage (GIDL) phenomenon due to the electric field difference between the gate region and the drain region is reduced, thereby increasing the refresh time of the device.
Description
도 1a 내지 도 1c는 종래 기술에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recess channel according to the prior art.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.2A to 2D are cross-sectional views illustrating processes of manufacturing a semiconductor device having a recess channel according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : 반도체기판 22 : 소자분리막21
23 : 게이트절연막 24 : 폴리실리콘막 23 gate
25 : 텅스텐실리사이드막 26 : 하드마스크막 25
27 : 게이트 200 : 제1감광막 패턴27: gate 200: first photosensitive film pattern
300 : 제2감광막 패턴 S1 : 제1단차 300: second photosensitive film pattern S1: first step
S2 : 제2단차 S2: second step
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자의 리프레쉬(refresh) 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이 다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of improving the refresh characteristics of the device.
최근, 고집적 모스펫(MOSFET) 소자의 디자인 룰이 100nm급 기술로 급격히 감소함에 따라 그에 대응하는 셀 트랜지스터의 채널 길이도 매우 감소되는 실정이다. 또한, 반도체기판의 도핑 농도 증가로 인한 전계(Electric field) 증가에 따른 접합 누설 전류 증가 현상으로 인해 기존의 플래너(planer) 채널 구조를 갖는 트랜지스터의 구조로는 리프레쉬 특성을 향상시키는 데 그 한계점에 이르렀다. 이에 따라, 유효 채널 길이(effective channel length)를 확보할 수 있는 다양한 형태의 리세스 채널(recess channel)을 갖는 모스펫 소자의 구현에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.Recently, as the design rule of a highly integrated MOSFET device is rapidly reduced to 100 nm technology, the channel length of a corresponding cell transistor is also greatly reduced. In addition, due to the increase in the junction leakage current due to the increase in the electric field due to the increased doping concentration of the semiconductor substrate, the transistor structure having the planar channel structure has reached the limit of improving the refresh characteristics. . Accordingly, studies on the implementation of the MOSFET and the actual process development research have been actively conducted on the implementation of a MOSFET having various types of recess channels capable of securing an effective channel length.
이러한 노력의 하나로 최근 STAR(Step-gated asymmetry recess) 셀 구조가 제안되었다. STAR 셀은 액티브영역의 일부를 리세스시켜 상기 액티브영역이 단차지도록 만들고, 이렇게 단차진 액티브영역에 게이트를 형성하여 모스펫 소자에서의 유효 채널 길이를 증가시켜 준 구조로서, 단채널효과를 줄여주어 낮은 문턱전압 도우즈로도 원하는 정도의 문턱전압을 얻을 수 있으며, 그러므로, 모스펫 소자에 걸리는 전계를 낮출 수 있어서, 데이터를 갱신하는 리프레쉬 시간을 기존의 평면형 셀 구조에 비해 증가시킬 수 있다. As one of these efforts, a step-gated asymmetry recess (STAR) cell structure has recently been proposed. The STAR cell recesses a portion of the active region so that the active region is stepped, and a gate is formed in the stepped active region to increase the effective channel length in the MOSFET device. The threshold voltage dose can be used to obtain a desired threshold voltage. Therefore, the electric field applied to the MOSFET element can be lowered, so that the refresh time for updating data can be increased compared to the conventional planar cell structure.
특히, 이와 같은 STAR 셀은 기존 공정에 간단한 공정을 추가하거나 변경하여 구현할 수 있으므로, 그 적용이 매우 용이해서 현재로선 메모리 반도체 소자의 고집적화에 따른 문턱전압 마진 및 리프레쉬 시간의 감소 문제를 해결할 수 있는 매우 유효한 방법으로 대두되고 있다. In particular, such a STAR cell can be implemented by adding or modifying a simple process to an existing process, and thus is very easy to apply, which can solve the problem of reducing the threshold voltage margin and refresh time caused by high integration of memory semiconductor devices. It is emerging in a valid way.
도 1a 내지 도 1d는 종래 기술에 따른 리세스 채널을 갖는 반도체 소자의 게이트 형성방법을 설명하기 위한 공정별 단면도이다.1A to 1D are cross-sectional views illustrating processes for forming a gate of a semiconductor device having a recess channel according to the related art.
먼저, 도 1a에 도시된 바와 같이, 액티브영역을 한정하는 소자분리막(2)이 구비된 반도체기판(1) 상에 감광막패턴(100)을 형성한 후, 상기 감광막패턴(100)을 식각장벽으로로 이용하여 소자분리막(2)의 일부와 그와 인접한 액티브영역의 일부를 식각한다. First, as shown in FIG. 1A, a
이어서, 상기 감광막 패턴(100)을 제거한 후, 상기 결과물 내에 문턱 전압을 조절하기 위한 불순물 이온주입을 실시한다.Subsequently, after removing the
다음으로, 도 1b에 도시된 바와 같이, 상기 소자분리막(2)을 포함한 기판 결과물 상에 게이트절연막으로서 산화막(3)을 형성하고, 이어서, 상기 산화막(3) 상에 폴리실리콘막(4)과 텅스텐실리사이드막(5) 및 하드마스크막(6)을 차례로 형성한다.Next, as shown in FIG. 1B, an
그런다음, 도 1c에 도시된 바와 같이, 상기 하드마스크막(6)과 텅스텐실리사이드막(5) 및 폴리실리콘막(4)을 차례로 식각하여 게이트(7)를 형성한다. Then, as shown in FIG. 1C, the
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다. Subsequently, although not shown, a series of known subsequent processes are sequentially performed to manufacture the semiconductor device.
그러나, 종래의 STAR 셀 형성 공정에서는, 1회의 식각 공정을 수행하여 액티브영역의 단차를 형성하므로, 도 1c의 A영역에서와 같이, 1단의 비교적 큰 단차를 갖는 액티브영역이 형성된다. 그러므로, 채널의 유효 길이도 1단의 단차 길이만큼 만 증가하게 되는데, 이러한 채널의 증가는 단채널효과 및 리프레쉬 특성을 개선시키는데 효과가 있기는 하지만, 그 효과의 정도는 매우 제한적이라는 한계가 있다.However, in the conventional STAR cell forming process, since one step of etching is performed to form a step of the active region, an active region having a relatively large step of one step is formed as in the region A of FIG. 1C. Therefore, the effective length of the channel is also increased only by the step length of one stage. Although the increase of the channel is effective in improving the short channel effect and refresh characteristics, the degree of the effect is very limited.
따라서, 본 발명은 상기와 같은 종래 STAR 셀 제조기술의 한계를 극복하여 소자의 리프레쉬(refresh) 특성을 더욱 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다. Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of further improving the refresh characteristics of the device by overcoming the limitations of the conventional STAR cell manufacturing technology as described above.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, STAR(Step-gated asymmetry recess) 셀을 형성하기 위한 반도체 소자의 제조방법으로서, 액티브영역을 한정하는 소자분리막이 구비된 반도체기판을 제공하는 단계; 상기 소자분리막의 일부분 및 이에 접한 액티브영역 일부분을 제1깊이만큼 식각하여 단차진 액티브영역을 형성하는 단계; 상기 단차진 액티브영역에서 식각되지 않은 영역의 모서리부분을 제1깊이보다 얕은 제2깊이만큼 식각하여 2단의 단차를 갖는 액티브영역을 형성하는 단계; 상기 2단의 단차를 갖는 액티브영역을 포함한 기판 결과물 상에 게이트절연막, 게이트도전막 및 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막과 게이트도전막을 패터닝하여 비대칭 단차 구조의 게이트를 형성하는 단계를 포함한다.The semiconductor device manufacturing method of the present invention for achieving the above object is a semiconductor device manufacturing method for forming a step-gated asymmetry recess (STAR) cell, a semiconductor substrate having a device isolation film defining an active region Providing a; Etching a portion of the isolation layer and a portion of the active region in contact with the first isolation layer by a first depth to form a stepped active region; Etching an edge portion of the unetched region in the stepped active region by a second depth shallower than a first depth to form an active region having two steps; Sequentially forming a gate insulating film, a gate conductive film, and a hard mask film on the substrate product including the active region having the two steps; Patterning the hard mask layer and the gate conductive layer to form a gate having an asymmetric stepped structure.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위 한 공정별 단면도로서, 이를 설명하면 다음과 같다. 2A through 2D are cross-sectional views illustrating processes for manufacturing a semiconductor device according to the present invention.
도 2a를 참조하면, 공지의 STI(Shallow Trench Isolation) 공정에 따라 액티브영역을 한정하는 트렌치형의 소자분리막(22)이 구비된 반도체기판(21)을 마련한다. 그런다음, STAR 셀 구조를 형성하기 위해 제1감광막 패턴(200)을 형성하고 공지의 포토 공정 및 식각 공정을 통해 소자분리막(22)의 일부분 및 이에 인접한 액티브영역의 일부분을 1차로 식각해서 상기 액티브영역에 제1단차(S1)를 만든다. 그런다음, 상기 제1감광막 패턴(200)을 제거한다. Referring to FIG. 2A, a
여기서, 상기 제1단차는 10∼1000Å 깊이로 형성하되, 바람직하게는, 350∼450Å 깊이로 형성한다. Here, the first step is formed to a depth of 10 ~ 1000∼, preferably, 350 ~ 450Å depth.
도 2b를 참조하면, 상기 기판 결과물 상에 제2감광막 패턴(300)을 형성하고, 상기 제2감광막 패턴(300)을 식각장벽으로 이용해서, 제1단차(S1)가 형성된 액티브영역의 일부분, 즉, 상기 제1단차(S1)에 인접한 액티브영역의 일부분을 2차로 식각하여 제1단차(S1)의 측면에 상기 제1단차(S1) 보다 낮은 제2단차(S2)를 형성하고, 이를 통해, 2단으로 단차진 액티브영역을 만든다. 이때, 상기 액티브영역은 2단으로 단차진 것으로 인해 전체적인 단차는 종래의 그것 보다 완화된다. Referring to FIG. 2B, a portion of an active region in which a first step S1 is formed by forming a second
다음으로, 도 2c에 도시된 바와 같이, 제2감광막 패턴(300)을 제거한 상태에서, 상기 2단으로 단차진 액티브영역을 포함하는 기판 결과물 상에 게이트절연막(23)을 형성한 후, 상기 게이트절연막(23) 상에 게이트도전막으로서 폴리실리콘막(24)과 텅스텐실리사이드막(25)을 차례로 형성하고, 이어서, 상기 텅스텐실리사이드막(25) 상에, 예컨데, 질화막으로 이루어진 하드마스크막(26)을 증착한다. Next, as shown in FIG. 2C, after the second
도 2d를 참조하면, 상기 하드마스크막(26), 텅스텐실리사이드막(25), 폴리실리콘막(24)을 차례로 식각하여 2단으로 단차진 액티브영역에 비대칭 단차 게이트(asymmetry step gate) 구조의 게이트들(27)을 형성한다. Referring to FIG. 2D, the
이때, 본 발명은 액티브영역에서의 단차를 1회의 식각 공정으로 형성하는 종래의 그것과는 달리 2회의 식각 공정을 통해 2단으로 단차지도록 만듦으로써, 전체적인 단차 정도가 완화된다.In this case, unlike the conventional method of forming the step in the active region in one etching process, the present invention makes the step in two steps through two etching processes, thereby reducing the overall level of steps.
따라서, 본 발명에서는 상기와 같이 2단으로 단차진 액티브영역을 형성하므로, 게이트 채널의 유효길이가 종래 1단의 단차를 갖는 채널에 비해 더욱 증가하게 되고, 채널 길이가 증가한 만큼 문턱전압이 증가하므로, 채널의 문턱전압 조절을 위한 불순물 이온주입 공정시 요구되는 이온주입 도우즈가 감소한다. Therefore, in the present invention, since the stepped active region is formed in two stages as described above, the effective length of the gate channel is further increased as compared with a channel having a step in the conventional first stage, and the threshold voltage increases as the channel length increases. In addition, the ion implantation dose required in the impurity ion implantation process for controlling the threshold voltage of the channel is reduced.
이와 같이, 본 발명의 방법에서는 1단으로 단차를 형성하는 종래에 비해 채널 쪽의 불순물 도핑농도가 감소하여, 채널과 소오스/드레인영역과의 전계 차이도 감소한다. 그러므로, 게이트 채널영역과 드레인 영역의 전압차에 의해 발생하는 누설 전류의 양(GIDL)이 감소되고, 이에 따라, 소자의 리프레쉬 시간을 더욱 증가시킬 수 있다. As described above, in the method of the present invention, the impurity doping concentration on the channel side is reduced, compared with the conventional step of forming a step in one stage, and the electric field difference between the channel and the source / drain region is also reduced. Therefore, the amount of leakage current GIDL generated by the voltage difference between the gate channel region and the drain region is reduced, and accordingly, the refresh time of the device can be further increased.
이후, 도시하지는 않았으나, 소오스/드레인 영역 형성용 이온주입 공정을 포함한 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명에 따른 STAR 셀 구조를 갖는 반도체 소자의 제조를 완성한다. Subsequently, although not shown, a series of well-known subsequent processes including an ion implantation process for forming a source / drain region are sequentially performed to complete the manufacture of a semiconductor device having a STAR cell structure according to the present invention.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
이상에서와 같이, 본 발명은 STAR 셀 구조를 형성함에 있어서 2회의 식각 공정을 통해 액티브영역이 이중으로 단차지도록 하여 전체적인 단차를 완화시킴으로써, 종래 1단으로 단차진 게이트에 비해 채널의 유효 길이를 증가시킬 수 있다. 이에 따라, 채널의 문턱전압 조절을 위한 불순물 이온주입 도우즈를 종래 보다 감소시킬 수 있고, 이에 따라, 게이트영역과 드레인영역의 전계 차이에 의한 전류 누설(GIDL) 현상이 감소되어, 결과적으로, 소자의 리프레쉬 시간이 증가되는 효과를 얻을 수 있다.As described above, the present invention increases the effective length of the channel compared to the stepped gate in the first stage by reducing the overall step by forming the STAR cell structure by making the active region double stepped through two etching processes. You can. As a result, the impurity ion implantation dose for controlling the threshold voltage of the channel can be reduced compared with the prior art, and accordingly, the current leakage (GIDL) phenomenon due to the electric field difference between the gate region and the drain region is reduced, and as a result, The refresh time can be increased.
또한, 본 발명은 상기한 바와 같이 채널의 유효 길이가 종래에 비해 더욱 증가되므로, 핫-캐리어(Hot carrier) 및 펀치-쓰루(punch-through)와 같은 단채널효과가 감소되어 소자의 신뢰성이 향상된다. In addition, the present invention further increases the effective length of the channel as described above, so that short channel effects such as hot carriers and punch-through are reduced, thereby improving device reliability. do.
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Patent Citations (2)
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|---|---|---|---|---|
| JPH0697431A (en) * | 1992-09-14 | 1994-04-08 | Fujitsu Ltd | Mis type semiconductor device |
| JPH11111981A (en) * | 1997-09-24 | 1999-04-23 | Lg Semicon Co Ltd | Semiconductor device and its manufacture |
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| 06097431 * |
| 11111981 * |
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