KR20050108197A - Method for forming nmos transistor - Google Patents
Method for forming nmos transistor Download PDFInfo
- Publication number
- KR20050108197A KR20050108197A KR1020040033401A KR20040033401A KR20050108197A KR 20050108197 A KR20050108197 A KR 20050108197A KR 1020040033401 A KR1020040033401 A KR 1020040033401A KR 20040033401 A KR20040033401 A KR 20040033401A KR 20050108197 A KR20050108197 A KR 20050108197A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- gate electrode
- forming
- substrate
- ion implantation
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000005468 ion implantation Methods 0.000 claims abstract description 22
- 239000012535 impurity Substances 0.000 claims abstract description 15
- 125000006850 spacer group Chemical group 0.000 claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 238000002513 implantation Methods 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 13
- 125000001475 halogen functional group Chemical group 0.000 abstract description 8
- 239000007943 implant Substances 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000002955 isolation Methods 0.000 description 3
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 150000004820 halides Chemical class 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Abstract
본 발명은 엔모스 트랜지스터의 드레인영역에 있어서의 핫캐리어(hot carrier)특성을 개선시킬 수 있는 모스 트랜지스터 제조방법에 관해 개시한 것으로서, P웰이 구비된 반도체기판을 제공하는 단계와, 기판 위에 게이트전극을 형성하는 단계와, 게이트전극을 마스크로 하고 상기 기판에 이후의 공정에서 드레인영역이 형성될 방향으로 경사지게 P 및 As 중 어느 하나를 제 1이온주입하여 제 1불순물영역을 형성하는 단계와, 상기 결과의 기판에 제 2이온주입을 실시하여 상기 게이트전극 양측 하부에 엘디디영역을 형성하는 단계와, 제 3이온주입을 실시하여 상기 제 1불순물영역 및 소오스영역이 형성될 부위의 엘디디영역 아래에 할로이온주입영역을 형성하는 단계와, 게이트전극의 양측벽에 절연 스페이서를 형성하는 단계와, 절연 스페이서를 포함한 게이트전극을 마스크로 하여 상기 기판에 제 4이온주입을 실시하여 엘디디영역과 접하는 소오스/드레인영역을 형성하는 단계를 포함한 다.The present invention relates to a method of manufacturing a MOS transistor capable of improving hot carrier characteristics in a drain region of an NMOS transistor, comprising: providing a semiconductor substrate having a P well; Forming an electrode, forming a first impurity region by injecting one of P and As into a first ion in a direction in which a gate electrode is used as a mask and inclined in a direction in which a drain region is to be formed in the substrate in a subsequent process; Forming an LED region under both sides of the gate electrode by performing a second ion implantation on the resultant substrate; and an LED region of a portion where the first impurity region and the source region are formed by performing a third ion implantation. Forming a halo implant region below, forming insulating spacers on both side walls of the gate electrode, and insulating spacers Forming a source / drain region in contact with the LED region by performing a fourth ion implantation on the substrate using a gate electrode as a mask.
Description
본 발명은 반도체 소자를 제조하는 기법에 관한 것으로, 더욱 상세하게는 엔모스 트랜지스터의 드레인영역에 있어서의 핫캐리어(hot carrier)특성을 개선시킬 수 있는 엔모스 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique for manufacturing a semiconductor device, and more particularly, to a method for manufacturing an NMOS transistor in which a hot carrier characteristic in a drain region of the NMOS transistor can be improved.
모스 트랜지스터의 집적도가 커짐에 따라, 쇼트채널(short channel)효과가 문제가 되고 있다. 이러한 쇼트채널효과를 발생시키는 주요 원인 중 하나가 핫캐리어 효과이다. 상기 핫캐리어로 인해 NMOS 트랜지스터의 스케일(scale) 축소를 수행하는 데 어려움이 있으며, 소자특성이 저하되는 문제가 있다.As the integration degree of the MOS transistor increases, the short channel effect becomes a problem. One of the main causes of the short channel effect is the hot carrier effect. Due to the hot carrier, it is difficult to perform scale reduction of the NMOS transistor and there is a problem in that device characteristics are degraded.
따라서, 현재 이러한 문제를 해결하기 위해 NMOS 트랜지스터 형성공정에 엘디디(LDD:Lightly Doped Drain), 할로(halo), 포켓(pocket) 등의 방법이 사용된다. 그러나, 이러한 방법을 사용하여도 쇼트채널효과를 개선시키는 것이 쉽지 않은 상황이며, 따라서, 이를 해결하기 위해 많은 시간과 비용이 요구된다.Therefore, in order to solve this problem, methods such as lightly doped drain (LDD), halo, and pockets are used in the NMOS transistor formation process. However, even using this method, it is not easy to improve the short channel effect, and therefore, a lot of time and cost are required to solve the problem.
도 1a 내지 도 1c는 종래기술에 따른 엔모스 트랜지스터 제조방법을 설명하기 위한 공정단면도이다. 1A to 1C are cross-sectional views illustrating a method of manufacturing an NMOS transistor according to the prior art.
종래기술에 따른 엔모스트랜지스터 제조방법은, 도 1에 도시된 바와 같이, 먼저 반도체기판 (1)위에 소자의 형성영역을 한정하는 소자격리막(미도시)을 형성하고, 이온주입을 실시하여 P웰(3)을 형성한다. 이어, 상기 P웰(3)을 포함한 기판 위에 문턱전압 조절용 BF2이온주입을 실시하고 나서, 게이트산화막(5)을 개재시켜 게이트전극(7)을 형성한다. 이때, 상기 게이트전극(7)은 다결정실리콘막/텅스텐실리사이드막/실리콘질화막이 차례로 적층된 3중 구조를 가진다. 한편, 도 1a에서, 미설명된 도면부호 2는 문턱전압 조절용 BF2이온이 주입된 영역을 나타낸 것이다.As shown in FIG. 1, the en-MOS transistor manufacturing method according to the prior art first forms an isolation layer (not shown) defining a region in which a device is formed on a semiconductor substrate 1, and implants ion into a P well. (3) is formed. Subsequently, BF 2 ion implantation for adjusting the threshold voltage is performed on the substrate including the P well 3, and then the gate electrode 7 is formed through the gate oxide film 5. In this case, the gate electrode 7 has a triple structure in which a polysilicon film / tungsten silicide film / silicon nitride film is sequentially stacked. Meanwhile, in FIG. 1A, reference numeral 2 denotes an area in which BF 2 ions for adjusting the threshold voltage are injected.
그런 다음, 상기 게이트전극(7) 및 기판 표면에 옥시데이션(oxidation)공정을 진행시켜 산화막(9)을 형성한다. 이때, 상기 산화막(9)은 상기 게이트전극 상부에는 형성되지 않는다.Then, an oxidation process is performed on the gate electrode 7 and the surface of the substrate to form an oxide film 9. In this case, the oxide layer 9 is not formed on the gate electrode.
이후, 상기 산화막(9)을 포함한 기판 전면에 게이트전극(7)을 마스크로 하고 엘디디 형성을 위한 불순물을 저농도로 이온주입하여 게이트전극(7)의 양측 하부에 제 1불순물영역(11)을 형성한다. 이때, 상기 엘디디는 채널과 소오스/드레인이 만나는 부분의 저항을 크게하여 필드(field)를 줄여 쇼트채널효과 특성을 향상시키려는 것이다. Subsequently, the first impurity region 11 is formed under both sides of the gate electrode 7 by implanting impurities at a low concentration into the gate electrode 7 as a mask on the entire surface of the substrate including the oxide film 9. Form. At this time, the LED is to improve the short channel effect characteristic by reducing the field by increasing the resistance of the portion where the channel and the source / drain meet.
이어, 도 1b에 도시된 바와 같이, P성분의 할로이온주입을 실시하여 할로이온주입영역(13)을 형성한다. 여기서, 할로이온주입영역(13)은 채널과 소오스/드레인이 만나는 부분에 P성분을 주입하여 저항을 크게 함으로써, 쇼트채널효과 특성을 향상시키려는 것이다.Subsequently, as shown in FIG. 1B, a halo ion implantation region 13 is formed by performing P ion halo implantation. Here, the halo ion implantation region 13 is intended to improve the short channel effect characteristic by injecting a P component into a portion where the channel and the source / drain meet to increase the resistance.
그런다음, 도 1c에 도시된 바와 같이, 상기 할로이온주입영역(13)을 포함한 기판 전면에 실리콘질화막(미도시)을 증착하고 나서, 상기 기판 표면이 노출되는 시점까지 실리콘질화막 및 산화막을 에치백(etch back)하여 게이트전극 측면에 제 1절연 스페이서(11a) 및 제 2절연 스페이서(15)를 각각 형성한다. 그런 다음, 상기 제 1 및 제 2절연 스페이서(11a)(15)를 포함한 게이트전극 구조를 마스크로 하여 상기 기판에 불순물을 고농도로 실시하여 소오스/드레인인 제 2불순물영역(17)을 형성한다.Then, as illustrated in FIG. 1C, a silicon nitride film (not shown) is deposited on the entire surface of the substrate including the halo ion implantation region 13, and then the silicon nitride film and the oxide film are etched back to the point where the surface of the substrate is exposed. The first insulating spacer 11a and the second insulating spacer 15 are formed on the side of the gate electrode by etching. Thereafter, a high impurity is applied to the substrate using the gate electrode structure including the first and second insulating spacers 11a and 15 as a mask to form a second impurity region 17 that is a source / drain.
도 2는 종래기술에 따른 문제점을 설명하기 위한 공정단면도이다.Figure 2 is a process cross-sectional view for explaining the problem according to the prior art.
그러나, 종래의 기술에서는 엔모스트랜지스터 동작 시, 도 2에 도시된 바와 같이, 제 2불순물영역인 드레인(도 2에서 오른쪽 부분)과 채널이 만나는 부분에 공핍영역(depletion region)(점선처리된 부분) 폭이 작아져서 필드가 증가하여 핫캐리어효과에 취약해지는 것을 알 수 있으며(A부분 참조), 상대적으로 제2불순물영역의 소오스(도 2의 왼쪽 부분)는 쇼트채널효과 마진이 부족하게 되는 문제점이 있다.However, in the related art, as shown in FIG. 2, a depletion region (dotted portion) is formed at a portion where the drain (the right portion in FIG. 2) and the channel meet each other, as shown in FIG. ) It can be seen that the width becomes smaller and the field is vulnerable to the hot carrier effect (see section A), and the source of the second impurity region (left part of FIG. 2) has a short channel effect margin shortage. There is this.
여기서, 드레인의 핫캐리어효과 특성을 개선하게 되면 소오스의 효트채널효과 마진을 잃어버리는 현상이 발생된다. 즉, 이러한 문제점이 발생되는 원인은 트랜지스터 제작 시 소오스와 드레인이 대칭적인 구조로 형성되기 때문이다.In this case, when the hot carrier effect characteristic of the drain is improved, the source channel effect margin is lost. That is, the source of such a problem occurs because the source and the drain are formed in a symmetrical structure when manufacturing a transistor.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 소오스와 드레인을 대칭적 구조로 형성하지 않고 각각 소오스와 드레인의 특성을 달리 형성함으로써, 드레인으로 동작하는 부분만의 핫캐리어특성을 개선하면서도 소오스에는 다른 영향을 미치지 않는 엔모스모스트랜지스터 제조방법을 제공하려는 것이다.Therefore, in order to solve the above problem, an object of the present invention is to form a source and a drain in a symmetrical structure and to form different characteristics of the source and the drain, respectively, thereby improving the hot carrier characteristic of only the portion acting as the drain. It is an object of the present invention to provide a method of manufacturing NMOS MOS transistors, which does not have any other effect.
상기 목적을 달성하고자, 본 발명에 따른 엔모스트랜지스터 제조방법은 P웰이 구비된 반도체기판을 제공하는 단계와, 기판 위에 게이트전극을 형성하는 단계와, 게이트전극을 마스크로 하고 상기 기판에 이후의 공정에서 드레인영역이 형성될 방향으로 경사지게 P 및 As 중 어느 하나를 제 1이온주입하여 제 1불순물영역을 형성하는 단계와, 상기 결과의 기판에 제 2이온주입을 실시하여 상기 게이트전극 양측 하부에 엘디디영역을 형성하는 단계와, 제 3이온주입을 실시하여 상기 제 1불순물영역 및 소오스영역이 형성될 부위의 엘디디영역 아래에 할로이온주입영역을 형성하는 단계와, 게이트전극의 양측벽에 절연 스페이서를 형성하는 단계와, 절연 스페이서를 포함한 게이트전극을 마스크로 하여 상기 기판에 제 4이온주입을 실시하여 엘디디영역과 접하는 소오스/드레인영역을 형성하는 단계를 포함한 것을 특징으로 한다.In order to achieve the above object, the method for manufacturing an enMOS transistor according to the present invention comprises the steps of providing a semiconductor substrate having a P well, forming a gate electrode on the substrate, and using a gate electrode as a mask and then Forming a first impurity region by injecting any one of P and As into the first ion to be inclined in a direction in which the drain region is to be formed in the process; and performing a second ion implantation on the resultant substrate, Forming an LED region, and performing a third ion implantation to form a halo ion implantation region under the LED region of the portion where the first impurity region and the source region are to be formed, and on both sidewalls of the gate electrode. Forming an insulating spacer, and implanting a fourth ion into the substrate using the gate electrode including the insulating spacer as a mask to form an LED region; Which it is characterized in that, including the step of forming the source / drain regions.
(실시예)(Example)
도 3a 내지 도 3c는 본 발명에 따른 엔모스트랜지스터 제조방법을 설명하기 위한 공정단면도이다.3A to 3C are cross-sectional views illustrating a method for manufacturing an enmo transistor according to the present invention.
본 발명에 따른 엔모스트랜지스터 제조방법은, 도 3a에 도시된 바와 같이, 반도체기판(21)에 공지의 STI(Shallow Trench Isolation)공정을 적용시켜 소자격리막(미도시)을 형성하고 나서, 이온주입을 실시하여 P웰(23)을 형성한다. 이어, 상기 P웰(23)을 포함한 기판 위에 문턱전압 조절용 BF2이온주입을 실시하고 나서, 게이트산화막(25)을 개재시켜 게이트전극(27)을 형성한다. 이때, 상기 게이트전극(27)은 다결정실리콘막/텅스텐실리사이드막/실리콘질화막이 차례로 적층된 3중 구조를 가진다. 한편, 도 3a에서, 미설명된 도면부호 22는 문턱전압 조절용 BF2이온이 주입된 영역을 나타낸 것이다.As shown in FIG. 3A, an NMOS transistor manufacturing method according to the present invention forms a device isolation film (not shown) by applying a known shallow trench isolation (STI) process to a semiconductor substrate 21, and then implants ions. Is performed to form the P well 23. Subsequently, BF 2 ion implantation for adjusting the threshold voltage is performed on the substrate including the P well 23, and then the gate electrode 27 is formed through the gate oxide film 25. In this case, the gate electrode 27 has a triple structure in which a polysilicon film / tungsten silicide film / silicon nitride film is sequentially stacked. Meanwhile, in FIG. 3A, reference numeral 22, which is not described, indicates a region in which BF 2 ions for adjusting the threshold voltage are injected.
그런 다음, 상기 게이트전극(27)을 포함한 기판에 옥시데이션(oxidation)공정을 진행시켜 산화막(29)을 형성한다. 이때, 상기 산화막(29)은 상기 게이트전극 상부에는 형성되지 않는다. Thereafter, an oxidation process is performed on the substrate including the gate electrode 27 to form an oxide film 29. In this case, the oxide layer 29 is not formed on the gate electrode.
이후, 상기 산화막(29)을 포함한 게이트전극(27)을 마스크로 하고 상기 기판 전면에 일방향으로 N타입의 이온주입을 실시하여 제 1불순물영역(33)을 형성한다. 이때, 상기 주입되는 이온의 종류로는 P 또는 As 중 어느 하나를 이용한다. P 또는 As 이온주입 공정은 드레인이 형성될 방향으로 틸트(tilt))하여 주입하는 것 이외에도 게이트전극 자체가 마스킹 역할을 하여 소오스가 형성될 영역에는 별다른 역할을 할 수 없고, 드레인이 형성될 영역과 게이트전극(27)이 만나는 영역에서는 N-영역이 생성된다. Subsequently, the first impurity region 33 is formed by performing N type ion implantation in one direction on the entire surface of the substrate using the gate electrode 27 including the oxide layer 29 as a mask. In this case, any one of P and As is used as the type of implanted ions. In the P or As ion implantation process, in addition to tilting and implanting in the direction in which the drain is to be formed, the gate electrode itself acts as a mask and cannot play a role in the region where the source is to be formed. In the region where the gate electrode 27 meets, an N- region is generated.
이어, 다시 산화막(29)을 포함한 게이트전극(27)을 마스크로 하여 기판 전면에 불순물을 저농도로 이온주입하여 게이트전극(27)의 양측 하부에 엘디디영역(31)을 형성한다. 이때, 상기 엘디디는 채널과 소오스/드레인이 만나는 부분의 저항을 크게하여 필드(field)를 줄여 쇼트채널효과 특성을 향상시키려는 것이다.Subsequently, impurities are implanted at low concentration into the entire surface of the substrate using the gate electrode 27 including the oxide film 29 as a mask to form the LED areas 31 below both sides of the gate electrode 27. At this time, the LED is to improve the short channel effect characteristic by reducing the field by increasing the resistance of the portion where the channel and the source / drain meet.
이어, 도 3b에 도시된 바와 같이, 엘디디영역(31)을 포함한 기판 위에 P성분의 할로이온주입을 실시하여 상기 제 1불순물영역(33) 및 소오스영역이 형성될 부위의 엘디디영역 아래에 Next, as shown in FIG. 3B, a P-component halide ion implantation is performed on the substrate including the LED region 31 to under the LED region of the region where the first impurity region 33 and the source region are to be formed.
할로이온주입영역(35)을 형성한다. 여기서, 할로이온주입영역(35)은 채널과 소오스/드레인이 만나는 부분에 P성분을 주입하여 저항을 크게 함으로써, 쇼트채널효과 특성을 향상시키려는 것이다. The halo ion implantation region 35 is formed. Here, the halogen ion implantation region 35 is intended to improve the short channel effect characteristic by injecting a P component into a portion where the channel and the source / drain meet to increase the resistance.
그런다음, 도 3c에 도시된 바와 같이, 상기 할로이온주입영역(35)을 포함한 기판 전면에 실리콘질화막(미도시)을 증착하고 나서, 상기 기판 표면이 노출되는 시점까지 실리콘질화막 및 산화막을 에치백하여 게이트전극(27) 측면에 제 1절연 스페이서(29a) 및 제 2절연 스페이서(30)를 각각 형성한다. 그런 다음, 상기 제 1 및 제 2절연 스페이서(29a)(30)를 포함한 게이트전극 구조를 마스크로 하여 상기 기판에 불순물을 고농도로 실시하여 소오스/드레인영역(37)을 형성한다.3C, a silicon nitride film (not shown) is deposited on the entire surface of the substrate including the halo ion implantation region 35, and then the silicon nitride film and the oxide film are etched back until the surface of the substrate is exposed. The first insulating spacer 29a and the second insulating spacer 30 are formed on the side of the gate electrode 27, respectively. Then, the source / drain regions 37 are formed by applying impurities to the substrate at a high concentration using a gate electrode structure including the first and second insulating spacers 29a and 30 as a mask.
본 발명에 따르면, 기판 전면에 일방향으로 N타입의 이온주입을 실시하여 드레인이 형성될 영역에 새로운 필드완충지대를 형성한 다음, 엘디디영역, 할로이온주입영역 및 소오스/드레인영역을 각각 형성한다. 따라서, 본 발명은 상기 필드완충지대를 통해 드레인영역의 핫캐리어 특성을 개선시킬 수 있다. According to the present invention, an N-type ion implantation is performed in one direction on the entire surface of the substrate to form a new field buffer zone in a region where a drain is to be formed, and then an LED region, a haloion implant region, and a source / drain region are formed, respectively. . Therefore, the present invention can improve the hot carrier characteristics of the drain region through the field buffer zone.
이상에서와 같이, 본 발명은 엘디디영역, 할로이온주입영역 및 소오스/드레인영역을 각각 형성하기 위한 이온주입 공정 이전에, 먼저 P 또는 As 이온을 드레인이 형성될 방향으로 틸트하여 주입하여 새로운 필드완충지대를 형성한다. 즉, 상기 P 또는 As 이온 주입 시, 게이트전극 자체가 마스킹 역할을 하여 드레인이 형성될 영역과 게이트전극(27)이 만나는 영역에서 N-영역인 필드완충지대가 생성됨으로써, 상기 필드완충지대에 의해 드레인영역의 핫캐리어 특성을 개선시키며, 이때 소오스영역에는 다른 영향을 주지 않는다. As described above, according to the present invention, before the ion implantation process for forming the LED region, the halogen ion implantation region, and the source / drain region, respectively, the P or As ions are first tilted and implanted in the direction in which the drain is to be formed, thereby creating a new field. Form a buffer zone. That is, when the P or As ion is implanted, a field buffer zone, which is an N-region, is generated in a region where the gate electrode itself acts as a mask and a region where the drain is to be formed and the gate electrode 27 meets the drain. This improves the hot carrier characteristics of the region, and does not affect the source region.
또한, 본 발명은, 상기 필드완충지대 형성 시, 별도의 마스크 추가없이 진행가능함으로써, 제조 비용 측면에서 저렴한 이점이 있다.In addition, the present invention, when the field buffer zone is formed, can proceed without the addition of a separate mask, there is a low cost in terms of manufacturing cost.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
도 1a 내지 도 1c는 종래기술에 따른 엔모스 트랜지스터 제조방법을 설명하기 위한 공정단면도. 1A to 1C are cross-sectional views illustrating a method for manufacturing an NMOS transistor according to the prior art.
도 2는 종래기술에 따른 문제점을 설명하기 위한 공정단면도.Figure 2 is a process cross-sectional view for explaining the problem according to the prior art.
도 3a 내지 도 3c는 본 발명에 따른 엔모스트랜지스터 제조방법을 설명하기 위한 공정단면도.Figure 3a to 3c is a cross-sectional view for explaining the method for manufacturing the enmo transistor according to the present invention.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040033401A KR20050108197A (en) | 2004-05-12 | 2004-05-12 | Method for forming nmos transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040033401A KR20050108197A (en) | 2004-05-12 | 2004-05-12 | Method for forming nmos transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050108197A true KR20050108197A (en) | 2005-11-16 |
Family
ID=37284406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040033401A KR20050108197A (en) | 2004-05-12 | 2004-05-12 | Method for forming nmos transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050108197A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101009397B1 (en) * | 2008-09-16 | 2011-01-19 | 주식회사 동부하이텍 | method of manufacturing semiconductor memory device |
| US8742473B2 (en) | 2010-10-20 | 2014-06-03 | Samsung Electronics Co., Ltd. | Semiconductor devices having lightly doped channel impurity regions |
| CN112447845A (en) * | 2019-09-04 | 2021-03-05 | 无锡华润上华科技有限公司 | Manufacturing method of semiconductor device and semiconductor device |
-
2004
- 2004-05-12 KR KR1020040033401A patent/KR20050108197A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101009397B1 (en) * | 2008-09-16 | 2011-01-19 | 주식회사 동부하이텍 | method of manufacturing semiconductor memory device |
| US8742473B2 (en) | 2010-10-20 | 2014-06-03 | Samsung Electronics Co., Ltd. | Semiconductor devices having lightly doped channel impurity regions |
| CN112447845A (en) * | 2019-09-04 | 2021-03-05 | 无锡华润上华科技有限公司 | Manufacturing method of semiconductor device and semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100459872B1 (en) | Buried channel transistor having trench gate and Method of manufacturing the same | |
| US9768074B2 (en) | Transistor structure and fabrication methods with an epitaxial layer over multiple halo implants | |
| US8076228B2 (en) | Low noise transistor and method of making same | |
| KR20070002902A (en) | Method of manufacturing semiconductor device | |
| US7514332B2 (en) | Semiconductor device and method for manufacturing the same | |
| US6391728B1 (en) | Method of forming a highly localized halo profile to prevent punch-through | |
| US6380021B1 (en) | Ultra-shallow junction formation by novel process sequence for PMOSFET | |
| JP2005191576A (en) | Semiconductor device and method for manufacturing the same | |
| KR20050108197A (en) | Method for forming nmos transistor | |
| JPH0637309A (en) | Semiconductor device and manufacture thereof | |
| KR100519507B1 (en) | Method for Forming Semi-conductor Device | |
| KR100601917B1 (en) | Method for making cmos transistor | |
| US8048730B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR100239420B1 (en) | Semiconductor device and method for manufacturing the same | |
| KR100537272B1 (en) | Method for fabricating of semiconductor device | |
| KR100529449B1 (en) | Method for manufacturing mos transistor of the semiconductor device | |
| KR100904421B1 (en) | Method for manufacturing semiconductor memory device | |
| KR100772115B1 (en) | Method of manufacturing mosfet device | |
| KR100691009B1 (en) | Method of manufacturing semiconductor device | |
| KR100973091B1 (en) | Method for manufacturing of mos transistor | |
| KR20040058666A (en) | method for fabricating MOS transistor | |
| KR20050066901A (en) | Mos transistor having low junction capacitance and method for fabricating the same | |
| KR100250690B1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2005268328A (en) | Semiconductor device and manufacturing method thereof | |
| KR20060077160A (en) | Method for manufacturing transistor in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |