KR101009397B1 - method of manufacturing semiconductor memory device - Google Patents
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Abstract
본 발명은 반도체 기술에 있어서, 특히 보다 향상된 접합 브레이크다운 전압(enhanced junction breakdown voltage) 특성을 갖는 반도체 메모리 소자의 제조 방법에 관한 것으로, 90nm NOR형 플래시 메모리 제품에 최적으로 적용될 수 있으며, 반도체 기판 상의 셀(Cell) 영역에 게이트 패턴을 형성하는 단계와,상기 게이트 패턴 하부 일측의 상기 반도체 기판에 포켓 이온주입으로 포켓 이온주입 영역을 형성하는 단계와, 상기 게이트 패턴 양측의 상기 반도체 기판에 불순물 이온주입으로 깊은 소스/드레인 영역을 형성하는 단계와, 상기 깊은 소스/드레인 영역보다 얕은 깊이에 포켓 이온주입으로 포켓 경계 영역을 형성하는 단계와, 상기 포켓 경계 영역까지 상기 포켓 경계 영역과 다른 특성을 갖는 금속성 재질을 이온주입하여 소스/드레인을 형성하고, 상기 포켓 경계 영역에 의해 상기 깊은 소스/드레인 영역, 포켓 이온 주입 영역 및 소스/드레인 영역이 구분되는 단계와, 상기 게이트 패턴 양측벽에 사이드월(sidewall)을 형성하는 단계 그리고 상기 사이드월(sidewall)의 경화를 위한 열처리를 진행하는 것이 특징인 발명이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device having improved junction breakdown voltage characteristics, in particular, in semiconductor technology, which can be optimally applied to a 90 nm NOR flash memory product. Forming a gate pattern in a cell region, forming a pocket ion implantation region by pocket ion implantation in the semiconductor substrate below the gate pattern, and implanting impurity ions into the semiconductor substrate on both sides of the gate pattern Forming a deep source / drain region with a depth; forming a pocket boundary region by pocket ion implantation at a depth smaller than that of the deep source / drain region; and having a characteristic different from the pocket boundary region to the pocket boundary region; Ion implantation of a material to form a source / drain and the pocket diameter The deep source / drain region, the pocket ion implantation region, and the source / drain region are separated by regions, forming sidewalls on both sidewalls of the gate pattern, and hardening the sidewalls. The invention is characterized in that the heat treatment for proceeding.
반도체 메모리, 접합 브레이크다운 전압(enhanced junction breakdown voltage) 특성, 숏 채널 효과(SCE), 게이트 패턴, 포켓 이온주입, 사이드월 Semiconductor memory, enhanced junction breakdown voltage characteristics, short channel effect (SCE), gate pattern, pocket ion implantation, sidewall
Description
본 발명은 반도체 기술에 관한 것으로서, 특히 보다 향상된 접합 브레이크다운 전압(enhanced junction breakdown voltage) 특성을 갖는 반도체 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor technology and, more particularly, to a method of manufacturing a semiconductor memory device having improved junction breakdown voltage characteristics.
일반적으로 NOR형 플래시 메모리는 공통 소오스(common source) 방식을 사용하고 있다. 즉, 16개의 셀마다 1개의 컨택(contact)이 형성되며, 이 16개의 셀의 소오스 라인(source line)은 확산층(diffusion layer)로 연결된 구조이다.In general, NOR-type flash memory uses a common source method. That is, one contact is formed every 16 cells, and the source lines of the 16 cells are connected by a diffusion layer.
최근에는 NOR형 플래시 메모리의 사이즈가 축소되면서 통상적으로 유효 게이트 길이(effective gate length)는 감소하였으나 그와 관련하여 슛 채널 효과(SCE:Short Channel Effect) 문제가 대두되었다.Recently, as the size of NOR flash memory has been reduced, the effective gate length has been reduced. However, a short channel effect (SCE) problem has arisen.
즉, 유효 게이트 길이의 감소에 따라 기존에 비해 통상적으로 낮은 임계 전압(Vt: threshold voltage)을 가지며 또한 증가된 구동 전류(drive current)를 갖게 되었다. 그러나 원하지 않는 소스-드레인(source-drain)간 채널 영역의 펀치-쓰루(punch-through)에 대한 위험 요소가 증가하는 문제가 생겼다.That is, as the effective gate length decreases, a threshold voltage (Vt), which is conventionally low, and an increased drive current are increased. However, there is a problem that increases the risk of punch-through of the channel region between the undesired source-drain.
그러한 문제를 방지하기 위해서는 소스 및 드레인 영역에 대해 포켓 임플란트 공정(pocket implant process)을 도입하거나 또는 낮은 임계 전압(Vt)을 올려주기 위해 채널 형성을 위한 임플란트(channel implant) 공정에서 보론(B) 등의 불순물의 농도를 증가시켰다.In order to avoid such a problem, a pocket implant process is introduced into the source and drain regions, or boron (B) is used in a channel implant process for forming a channel to raise a low threshold voltage (Vt). Increased the concentration of impurities.
그러나 포켓 임플란트 공정(pocket implant process)의 도입이나 채널 형성을 위한 임플란트 공정에서의 불순물 농도를 증가시키는 방안은, 벌크(bulk)에 대한 소스 및 드레인 영역의 접합 브레이크다운 전압(junction Break down Voltage) 특성을 저하시키는 원인으로 작용하였다. 예를 들어, 0.13um NOR형 플래시 메모리 제품의 경우, 6V 이상의 접합 브레이크다운 전압(junction BV) 수준을 보이지만 90nm NOR형 플래시 메모리 제품의 경우는 숏 채널 효과(SCE)를 극복하기 위해 전술된 소스 및 드레인 영역에 대한 포켓 임플란트 공정(pocket implant process)을 도입하거나 채널 형성을 위한 임플란트 공정의 조건으로써 채널 형성에 사용되는 불순물(예: 붕소)의 도즈(dose) 량을 약 2배 정도 증가시킨다. 그에 따라, 90nm NOR형 플래시 메모리 제품은 0.13um NOR형 플래시 메모리 제품에 비해 약 1볼트[V] 가량 낮은 5V 수준의 접합 브레이크다운 전압(junction BV) 특성을 보이고 있다. However, the introduction of a pocket implant process or a method of increasing the impurity concentration in the implant process for forming a channel is characterized by the junction breakdown voltage characteristics of the source and drain regions with respect to the bulk. It acted as a cause to lower. For example, 0.13um NOR flash memory products show junction breakdown voltage levels above 6V, while 90nm NOR flash memory products use the aforementioned sources and Introducing a pocket implant process for the drain region or increasing the dose of impurities (eg, boron) used for channel formation by about 2 times as a condition of the implant process for channel formation. As a result, the 90nm NOR-type flash memory products show a junction breakdown voltage of about 5V, which is about 1 volt [V] lower than that of 0.13um NOR-type flash memory products.
임플란트 공정Pocket for channel formation
Implant Process
상기 표 1은 전술된 두 NOR형 플래시 메모리 제조 공정의 특징을 비교한 것이다.Table 1 compares the characteristics of the two NOR-type flash memory manufacturing processes described above.
결국, 숏 채널 효과(SCE)를 효과적으로 방지하면서도 접합 브레이크다운 전압(junction BV) 특성은 좋게 하는 공정 조건은 매우 중요하다.As a result, process conditions that effectively prevent the short channel effect (SCE) but also improve the junction breakdown voltage (junction BV) characteristics are very important.
본 발명의 목적은 상기함 점들을 감안하여 안출한 것으로, 숏 채널 효과(SCE)를 효과적으로 방지하면서도 셀 영역의 접합 브레이크다운 전압(junction BV) 특성은 저하시키지 않은 반도체 메모리 소자 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for fabricating a semiconductor memory device which effectively prevents the short channel effect (SCE) and does not reduce the junction breakdown voltage (junction BV) characteristics of the cell region. have.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자 제조 방법의 일 특징은, 반도체 기판 상의 셀(Cell) 영역에 게이트 패턴을 형성하는 단계와,상기 게이트 패턴 하부 일측의 상기 반도체 기판에 포켓 이온주입으로 포켓 이온주입 영역을 형성하는 단계와, 상기 게이트 패턴 양측의 상기 반도체 기판에 불순물 이온주입으로 깊은 소스/드레인 영역을 형성하는 단계와, 상기 깊은 소스/드레인 영역보다 얕은 깊이에 포켓 이온주입으로 포켓 경계 영역을 형성하는 단계와, 상기 포켓 경계 영역까지 상기 포켓 경계 영역과 다른 특성을 갖는 금속성 재질을 이온주입하여 소스/드레인을 형성하고, 상기 포켓 경계 영역에 의해 상기 깊은 소스/드레인 영역, 포켓 이온 주입 영역 및 소스/드레인 영역이 구분되는 단계와, 상기 게이트 패턴 양측벽에 사이드월(sidewall)을 형성하는 단계 그리고 상기 사이드월(sidewall)의 경화를 위한 열처리를 진행하는 단계로 이루어지는 것이다.According to an aspect of the present invention, there is provided a method of fabricating a semiconductor memory device, the method including forming a gate pattern in a cell region on a semiconductor substrate, and pocket ions in the semiconductor substrate below the gate pattern. Forming a pocket ion implantation region by implantation, forming a deep source / drain region by impurity ion implantation in the semiconductor substrate on both sides of the gate pattern, and by pocket ion implantation at a depth shallower than the deep source / drain region Forming a pocket boundary region, ion-implanting a metallic material having a property different from the pocket boundary region to the pocket boundary region to form a source / drain, and forming the deep source / drain region and the pocket by the pocket boundary region Dividing an ion implantation region and a source / drain region; Forming a sidewall and performing a heat treatment for curing the sidewall.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자 제조 방법의 다른 특징은, 반도체 기판 상의 셀(Cell) 영역에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 하부 일측의 상기 반도체 기판에 포켓 이온주입으로 포켓 이온주입 영역을 형성하는 단계와, 상기 게이트 패턴 양측의 상기 반도체 기판에 불순물 이온주입으로 깊은 소스/드레인 영역을 형성하는 단계와, 상기 게이트 패턴 양측벽에 사이드월(sidewall)을 형성하는 단계와, 상기 깊은 소스/드레인 영역보다 얕은 깊이에 포켓 이온주입으로 포켓 경계 영역을 형성하는 단계와, 상기 사이드월(sidewall)의 경화를 위한 열처리를 진행하는 단계 그리고 상기 포켓 경계 영역까지 상기 포켓 경계 영역과 다른 특성을 갖는 금속성 재질을 이온주입하여 소스/드레인을 형성하고, 상기 포켓 경계 영역에 의해 상기 깊은 소스/드레인 영역, 포켓 이온 주입 영역 및 소스/드레인 영역이 구분되는 단계로 이루어지는 것이다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor memory device, the method including forming a gate pattern in a cell region on a semiconductor substrate, and pocket ions in the semiconductor substrate below the gate pattern. Forming a pocket ion implantation region by implantation, forming a deep source / drain region by implanting impurity ions into the semiconductor substrate on both sides of the gate pattern, and forming sidewalls on both sidewalls of the gate pattern Forming a pocket boundary region by pocket ion implantation at a depth shallower than the deep source / drain region, performing a heat treatment for curing the sidewall, and the pocket boundary up to the pocket boundary region. A source / drain is formed by ion implantation of a metallic material having a property different from that of the region, and the pocket By the total area it is composed of a step at which the deep source / drain region, the pocket implant region and the source / drain regions separated.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자 제조 방법의 또 다른 특징은, 반도체 기판 상의 셀(Cell) 영역에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 하부 일측의 상기 반도체 기판에 포켓 이온주입으로 포켓 이온주입 영역을 형성하는 단계와, 상기 게이트 패턴 양측의 상기 반도체 기판에 불순물 이온주입으로 깊은 소스/드레인 영역을 형성하는 단계와, 상기 깊은 소스/드레인 영역보다 얕은 깊이에 포켓 이온주입으로 포켓 경계 영역을 형성하는 단계와, 상기 게이트 패턴 양측벽에 사이드월(sidewall)을 형성하는 단계와, 상기 사이드월(sidewall)의 경화를 위한 열처리를 진행하는 단계 그리고 상기 포켓 경계 영역까지 상기 포켓 경계 영역과 다른 특성을 갖는 금속성 재질을 이온주입하여 소스/드레인을 형성하고, 상기 포켓 경계 영역에 의해 상기 깊은 소스/드레인 영역, 포켓 이온 주입 영역 및 소스/드레인 영역이 구분되는 단계로 이루어지는 것이다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor memory device, the method including forming a gate pattern in a cell region on a semiconductor substrate, and forming a pocket in the semiconductor substrate below one side of the gate pattern. Forming a pocket ion implantation region by ion implantation, forming a deep source / drain region by impurity ion implantation in the semiconductor substrate on both sides of the gate pattern, and pocket ion implantation at a depth smaller than the deep source / drain region Forming a pocket boundary region, forming a sidewall on both sidewalls of the gate pattern, performing a heat treatment for curing the sidewall, and the pocket to the pocket boundary region. A source / drain is formed by ion implantation of a metallic material having a property different from that of the boundary region. By a boundary region comprising a step to which the deep source / drain region, the pocket implant region and the source / drain regions separated.
본 발명에 따르면, 숏 채널 효과(SCE)를 효과적으로 방지하면서도 셀 영역의 접합 브레이크다운 전압(junction BV) 특성은 저하시키지 않는다.According to the present invention, while effectively preventing the short channel effect (SCE), the junction breakdown voltage (junction BV) characteristics of the cell region is not degraded.
특히, 본 발명을 90nm NOR형 플래시 메모리 제품에 적용함으로써, 그의 성능 및 수율 향상을 도모할 수 있다.In particular, by applying the present invention to a 90nm NOR flash memory product, the performance and yield can be improved.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.Other objects, features and advantages of the present invention will become apparent from the detailed description of the embodiments with reference to the accompanying drawings.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a configuration and an operation of an embodiment of the present invention will be described with reference to the accompanying drawings, and the configuration and operation of the present invention shown in and described by the drawings will be described as at least one embodiment, The technical idea of the present invention and its essential structure and action are not limited.
이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 메모리 소자 제조 방법의 바람직한 실시 예를 자세히 설명한다. 특히, 이하 설명되는 반도체 메모리 소자 제조 방법은 90nm NOR형 플래시 메모리 제품에 최적으로 적용될 수 있다.Hereinafter, exemplary embodiments of a method of manufacturing a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings. In particular, the method of manufacturing a semiconductor memory device described below can be optimally applied to a 90nm NOR flash memory product.
본 발명에서는 게이트 패턴의 사이드월(sidewall)에 대한 경화를 위해 진행되는 열처리 이전에 포켓 경계 영역을 형성하는 것이다. 상기 포켓 경계 영역은 틸트 이온주입(Tilt implant)으로 형성되는 것으로, 게이트 패턴 양측의 반도체 기판 내에 높은 원자량의 재질을 경사지게 이온주입하여 형성되는 비정질화된 경계(barrier) 영역이다.In the present invention, the pocket boundary region is formed before the heat treatment proceeds to cure the sidewall of the gate pattern. The pocket boundary region is formed by a tilt implant, and is an amorphous barrier region formed by obliquely implanting a high atomic weight material into a semiconductor substrate on both sides of a gate pattern.
[제1 실시 예][First Embodiment]
도 1은 본 발명에 따른 반도체 메모리 소자 구조를 나타낸 단면도이고, 도 2는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자 제조 절차를 나타낸 흐름도이다.1 is a cross-sectional view illustrating a structure of a semiconductor memory device according to the present invention, and FIG. 2 is a flowchart illustrating a semiconductor memory device manufacturing process according to the first embodiment of the present invention.
도 1 및 2를 참조하면, 반도체 기판 상의 셀(Cell) 영역에 게이트 패턴(10)을 형성한다(S10). 상기 게이트 패턴(10)은 최하부에 산화물의 터널막(tunnel layer)을 포함하며, 그 터널막 상에 적층된 플로팅 게이트(floating gate), ONO(Oxide-Nitride-Oxide)막 및 컨트롤 게이트(control gate)를 포함한다.1 and 2, a
상기 게이트 패턴(10) 형성 이후에 그 게이트 패턴(10)과 오버랩되도록 그 게이트 패턴(10)의 하부까지 포켓 이온주입하여 반도체 기판에 포켓 이온주입 영역(30)을 형성한다(S11). 여기서, 포켓 이온주입 영역(30)은 이후에 형성되는 소스/드레인(source/drain)(60)간 채널 영역의 펀치-쓰루(punch-through)를 방지하기 위한 것으로, 도 1에 도시된 바와 같이 게이트 패턴(10)의 하부 일측에 형성된다.After the
이어, 게이트 패턴(10)의 양측의 반도체 기판에 높은 이온주입 에너지로 불순물을 이온주입하여 깊은 소스/드레인 영역(40)을 형성한다(S12).Subsequently, impurities are implanted into the semiconductor substrates on both sides of the
이어, 깊은 소스/드레인 영역(40)보다 얕은 깊이에 포켓 이온주입으로 포켓 경계 영역(50)을 형성한다(S13). 전술된 바와 같이, 포켓 경계 영역(50)은 틸트 이온주입(Tilt implant)으로 형성되며, 게이트 패턴(10) 양측의 반도체 기판 내에 높은 원자량의 재질을 경사지게 이온주입하여 형성된다. 포켓 경계 영역(50)의 형성 시에는 불순물 이온으로 비금속성의 BF2(불화붕소)또는 B(붕소)을 이용하며, 틸트 이온주입은 15도 경사지게 진행하되, 그 15도를 기준으로 -10도 내지 +10도까지 변경가능하다. Next, the
이어, 상기 형성된 포켓 경계 영역(50)까지 불순물을 이온주입하여 게이트 패턴(10) 양측에 소스/드레인(60)을 형성한다(S14). 소스/드레인은 포켓 경계 영역(50)과 다른 특성을 갖는 즉, 금속성 재질을 이온주입하여 형성된다. Subsequently, impurities are implanted into the
상기한 포켓 이온주입 또는 일반적인 이온주입이 완료된 후에, 게이트 패 턴(10) 양측벽에 사이드월(sidewall)(20)을 형성한다(S15).After the pocket ion implantation or general ion implantation is completed, sidewalls 20 are formed on both sidewalls of the gate pattern 10 (S15).
그리고, 그 사이드월(sidewall)(20)의 경화를 위해 반도체 기판 전체에 대한 열처리를 진행한다(S16).Then, heat treatment is performed on the entire semiconductor substrate for curing the sidewall 20 (S16).
[제2 실시 예]Second Embodiment
도 1은 본 발명에 따른 반도체 메모리 소자 구조를 나타낸 단면도이고, 도 3은 본 발명의 제2 실시 예에 따른 반도체 메모리 소자 제조 절차를 나타낸 흐름도로써, 도 2의 경우에 대비하여 사이드월(20)을 포켓 경계 영역(50)의 형성 이전에 형성하며, 그 포켓 경계 영역(50) 형성 이후에 사이드월(20)의 경화를 위한 열처리를 진행하는 것이다. 그리고 그 열처리 후에 소스/드레인 영역(60)을 형성하는 예이다.1 is a cross-sectional view illustrating a structure of a semiconductor memory device according to the present invention, and FIG. 3 is a flowchart illustrating a process of manufacturing a semiconductor memory device according to a second embodiment of the present invention. Is formed before the formation of the
도 1 및 3을 참조하면, 반도체 기판 상의 셀(Cell) 영역에 게이트 패턴(10)을 형성한다(S20). 상기 게이트 패턴(10)은 최하부에 산화물의 터널막(tunnel layer)을 포함하며, 그 터널막 상에 적층된 플로팅 게이트(floating gate), ONO(Oxide-Nitride-Oxide)막 및 컨트롤 게이트(control gate)를 포함한다.1 and 3, a
상기 게이트 패턴(10) 형성 이후에 그 게이트 패턴(10)과 오버랩되도록 그 게이트 패턴(10)의 하부까지 포켓 이온주입하여 반도체 기판에 포켓 이온주입 영역(30)을 형성한다(S21). 여기서, 포켓 이온주입 영역(30)은 이후에 형성되는 소스/드레인(source/drain)(60)간 채널 영역의 펀치-쓰루(punch-through)를 방지하기 위한 것으로, 도 1에 도시된 바와 같이 게이트 패턴(10)의 하부 일측에 형성된다.After the
이어, 게이트 패턴(10)의 양측의 반도체 기판에 높은 이온주입 에너지로 불순물을 이온주입하여 깊은 소스/드레인 영역(40)을 형성한다(S22).Subsequently, impurities are implanted into the semiconductor substrates on both sides of the
이어, 게이트 패턴(10) 양측벽에 사이드월(sidewall)(20)을 형성한다(S23).Subsequently, sidewalls 20 are formed on both sidewalls of the gate pattern 10 (S23).
이어, 깊은 소스/드레인 영역(40)보다 얕은 깊이에 포켓 이온주입으로 포켓 경계 영역(50)을 형성한다(S24). 전술된 바와 같이, 포켓 경계 영역(50)은 틸트 이온주입(Tilt implant)으로 형성되며, 게이트 패턴(10) 양측의 반도체 기판 내에 높은 원자량의 재질을 경사지게 이온주입하여 형성된다. 포켓 경계 영역(50)의 형성 시에는 불순물 이온으로 비금속성의 BF2(불화붕소)또는 B(붕소)을 이용하며, 틸트 이온주입은 15도 경사지게 진행하되, 그 15도를 기준으로 -10도 내지 +10도까지 변경가능하다. Next, the
이어, 상기 게이트 패턴(10)의 양측벽에 형성된 사이드월(sidewall)(20)의 경화를 위해 반도체 기판 전체에 대한 열처리를 진행한다(S25).Subsequently, heat treatment of the entire semiconductor substrate is performed to cure
그리고, 상기 형성된 포켓 경계 영역(50)까지 불순물을 이온주입하여 게이트 패턴(10) 양측에 소스/드레인(60)을 형성한다(S26). 소스/드레인은 포켓 경계 영역(50)과 다른 특성을 갖는 즉, 금속성 재질을 이온주입하여 형성된다. In addition, an ion is implanted into the
[제3 실시 예]Third Embodiment
도 1은 본 발명에 따른 반도체 메모리 소자 구조를 나타낸 단면도이고, 도 4는 본 발명의 제3 실시 예에 따른 반도체 메모리 소자 제조 절차를 나타낸 흐름도 로써, 도 2의 경우에 대비하여 포켓 경계 영역(50)의 형성 이후에 게이트 패턴(10)의 양측벽에 사이드월(20)을 형성하며, 그 사이드월(20)의 경화를 위한 열처리를 진행한 이후에 소스/드레인 영역(60)을 형성하는 예이다.1 is a cross-sectional view illustrating a structure of a semiconductor memory device according to the present invention, and FIG. 4 is a flowchart illustrating a semiconductor memory device manufacturing process according to a third embodiment of the present invention. Example of forming
도 1 및 4를 참조하면, 반도체 기판 상의 셀(Cell) 영역에 게이트 패턴(10)을 형성한다(S30). 상기 게이트 패턴(10)은 최하부에 산화물의 터널막(tunnel layer)을 포함하며, 그 터널막 상에 적층된 플로팅 게이트(floating gate), ONO(Oxide-Nitride-Oxide)막 및 컨트롤 게이트(control gate)를 포함한다.1 and 4, a
상기 게이트 패턴(10) 형성 이후에 그 게이트 패턴(10)과 오버랩되도록 그 게이트 패턴(10)의 하부까지 포켓 이온주입하여 반도체 기판에 포켓 이온주입 영역(30)을 형성한다(S31). 여기서, 포켓 이온주입 영역(30)은 이후에 형성되는 소스/드레인(source/drain)(60)간 채널 영역의 펀치-쓰루(punch-through)를 방지하기 위한 것으로, 도 1에 도시된 바와 같이 게이트 패턴(10)의 하부 일측에 형성된다.After the
이어, 게이트 패턴(10)의 양측의 반도체 기판에 높은 이온주입 에너지로 불순물을 이온주입하여 깊은 소스/드레인 영역(40)을 형성한다(S32).Subsequently, impurities are ion implanted into the semiconductor substrates on both sides of the
이어, 깊은 소스/드레인 영역(40)보다 얕은 깊이에 포켓 이온주입으로 포켓 경계 영역(50)을 형성한다(S33). 전술된 바와 같이, 포켓 경계 영역(50)은 틸트 이온주입(Tilt implant)으로 형성되며, 게이트 패턴(10) 양측의 반도체 기판 내에 높은 원자량의 재질을 경사지게 이온주입하여 형성된다. 포켓 경계 영역(50)의 형성 시에는 불순물 이온으로 비금속성의 BF2(불화붕소)또는 B(붕소)을 이용하며, 틸트 이온주입은 15도 경사지게 진행하되, 그 15도를 기준으로 -10도 내지 +10도까지 변경가능하다. Next, the
이어, 게이트 패턴(10) 양측벽에 사이드월(sidewall)(20)을 형성한다(S34).Subsequently, sidewalls 20 are formed on both sidewalls of the gate pattern 10 (S34).
이어, 상기 게이트 패턴(10)의 양측벽에 형성된 사이드월(sidewall)(20)의 경화를 위해 반도체 기판 전체에 대한 열처리를 진행한다(S35).Subsequently, heat treatment is performed on the entire semiconductor substrate for curing the
그리고, 상기 형성된 포켓 경계 영역(50)까지 불순물을 이온주입하여 게이트 패턴(10) 양측에 소스/드레인(60)을 형성한다(S36). 소스/드레인은 포켓 경계 영역(50)과 다른 특성을 갖는 즉, 금속성 재질을 이온주입하여 형성된다. In addition, an ion is implanted into the formed
지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the invention.
그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.It is therefore to be understood that the embodiments of the invention described herein are to be considered in all respects as illustrative and not restrictive, and the scope of the invention is indicated by the appended claims rather than by the foregoing description, Should be interpreted as being included in.
도 1은 본 발명에 따른 반도체 메모리 소자 구조를 나타낸 단면도.1 is a cross-sectional view showing a semiconductor memory device structure according to the present invention.
도 2는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자 제조 절차를 나타낸 흐름도.2 is a flowchart illustrating a manufacturing process of a semiconductor memory device according to a first embodiment of the present invention.
도 3은 본 발명의 제2 실시 예에 따른 반도체 메모리 소자 제조 절차를 나타낸 흐름도.3 is a flowchart illustrating a manufacturing process of a semiconductor memory device according to a second embodiment of the present invention.
도 4는 본 발명의 제3 실시 예에 따른 반도체 메모리 소자 제조 절차를 나타낸 흐름도.4 is a flowchart illustrating a manufacturing process of a semiconductor memory device according to a third embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 게이트 패턴 20 : 사이드월10: gate pattern 20: sidewall
30 : 포켓 이온주입 영역 40 : 깊은 소스/드레인 영역30 pocket
50 : 포켓 경계 영역 60 : 소스/드레인50: pocket boundary area 60: source / drain
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| KR1020080090804A KR101009397B1 (en) | 2008-09-16 | 2008-09-16 | method of manufacturing semiconductor memory device |
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2008
- 2008-09-16 KR KR1020080090804A patent/KR101009397B1/en not_active IP Right Cessation
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