KR20060121066A - Mos transistor having a recess channel and fabrication method thereof - Google Patents

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KR20060121066A
KR20060121066A KR1020050043354A KR20050043354A KR20060121066A KR 20060121066 A KR20060121066 A KR 20060121066A KR 1020050043354 A KR1020050043354 A KR 1020050043354A KR 20050043354 A KR20050043354 A KR 20050043354A KR 20060121066 A KR20060121066 A KR 20060121066A
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Abstract

A MOS transistor having a recess channel and its fabricating method are provided to suppress gate induced drain leakage current by increasing a thickness of a gate insulating layer formed on a sidewall of a hole of a channel part contacting an impurity region in comparison with a thickness of a gate insulating layer formed on a bottom of the hole of the channel part. An isolation layer(105) is formed on a semiconductor substrate(100) to define an active region(105a). One or more holes(110) of a channel part are formed to cross the active region within the semiconductor substrate of the active region. A low gate insulating layer(135) having a first thickness is formed on a bottom of the hole of the channel part. A lateral gate insulating layer(130) having a second thickness thicker than the first thickness is formed on a sidewall of the hole of the channel part which comes in contact with the semiconductor substrate. A gate electrode(145) is used for filling up the hole of the channel part.

Description

리세스 채널을 갖는 모스 트랜지스터 및 그 제조방법{MOS transistor having a recess channel and fabrication method thereof}MOS transistor having a recess channel and a method of manufacturing the same

도 1은 종래의 모스 트랜지스터를 나타낸 단면도이다.1 is a cross-sectional view showing a conventional MOS transistor.

도 2 내지 도 6은 본 발명의 실시예들에 따른 모스 트랜지스터를 나타낸 단면도들이다. 2 to 6 are cross-sectional views illustrating MOS transistors according to embodiments of the present invention.

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 리세스 채널을 갖는 모스 트랜지스터 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a MOS transistor having a recess channel and a method of manufacturing the same.

디램 소자와 같은 반도체 기억소자의 집적도가 증가함에 따라, 모스 트랜지스터가 차지하는 평면적은 점점 감소하고 있다. 그 결과, 상기 모스 트랜지스터의 채널길이가 감소하여 단채널 효과를 발생시킨다. 특히, 상기 디램 소자의 메모리 셀에 채택되는 모스 트랜지스터에서 상기 단채널 효과가 발생하면, 상기 디램 셀의 누설전류가 증가되어 상기 디램 소자의 리프레쉬 특성을 저하시킨다. 이에 따라, 상기 디램 소자의 집적도가 증가할지라도, 상기 단채널 효과를 억제하기 위하여 모스 트랜지스터의 채널길이를 늘리기 위하여 다양한 시도가 이루어지고 있다. 상기 디램 소자의 집적도가 증가할지라도, 상기 게이트 채널 길이를 증가시켜 단채널 효과를 억제할 수 있는 모스 트랜지스터로서 리세스된 게이트 전극을 갖는 모스 트랜지스터에 대하여 많은 연구가 진행되고 있다. 상기 리세스된 게이트 전극을 갖는 모스 트랜지스터는 반도체 기판을 일부 리세스 시켜 리세스된 영역에 게이트 전극을 형성하고 상기 게이트 전극의 양 측 실리콘 기판에 소스/드레인 영역을 형성하는 것이다. As the degree of integration of semiconductor memory devices such as DRAM devices increases, the planar area occupied by MOS transistors decreases. As a result, the channel length of the MOS transistor is reduced to generate a short channel effect. In particular, when the short channel effect occurs in the MOS transistor adopted in the memory cell of the DRAM device, the leakage current of the DRAM cell is increased to reduce the refresh characteristic of the DRAM device. Accordingly, various attempts have been made to increase the channel length of the MOS transistor in order to suppress the short channel effect even when the integration degree of the DRAM device is increased. Although the integration degree of the DRAM device increases, many studies have been conducted on a MOS transistor having a gate electrode recessed as a MOS transistor capable of suppressing short channel effects by increasing the gate channel length. The MOS transistor having the recessed gate electrode partially recesses the semiconductor substrate to form a gate electrode in the recessed region, and forms a source / drain region in both silicon substrates of the gate electrode.

도 1은 종래의 리세스된 게이트 전극을 갖는 모스 트랜지스터를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a conventional MOS transistor having a recessed gate electrode.

도 1을 참조하면, 반도체기판(1)의 소정영역에 채널부 홀(channel-portion hole; 5)이 제공된다. 상기 채널부 홀(5)은 트렌치 소자분리막(미도시)에 한정된 활성영역을 가로지르도록 형성될 수 있다. 상기 채널부 홀(5)의 바닥 및 측벽을 덮는 콘포멀한 게이트 절연막(10)이 제공된다. 상기 게이트 절연막(10)을 갖는 반도체기판에 상기 채널부 홀(5)을 콘포멀하게 덮는 게이트 절연막(10)이 제공된다. 상기 게이트 절연막(10)은 통상의 열산화공정에 의한 열산화막일 수 있다. 상기 게이트 절연막(10)에 의하여 덮여진 상기 채널부 홀(10)을 채우는 게이트 전극(15)이 제공된다. 상기 게이트 전극(15)의 측벽을 덮는 게이트 스페이서(20)가 제공된다. 상기 게이트 전극(15) 양 측의 반도체기판 내에 소스/드레인 영역들(25)이 제공된다. 상기 채널부 홀(10)이 상기 반도체기판(1) 내에 리세스되어 있기 때문에, 도 1에 개시된 모스 트랜지스터는 리세스 채널을 가질 수 있다. Referring to FIG. 1, a channel-portion hole 5 is provided in a predetermined region of the semiconductor substrate 1. The channel portion hole 5 may be formed to cross an active region defined in a trench isolation layer (not shown). A conformal gate insulating film 10 covering the bottom and sidewalls of the channel portion hole 5 is provided. A gate insulating film 10 conformally covering the channel portion hole 5 is provided in a semiconductor substrate having the gate insulating film 10. The gate insulating film 10 may be a thermal oxide film by a conventional thermal oxidation process. A gate electrode 15 is provided to fill the channel portion hole 10 covered by the gate insulating film 10. A gate spacer 20 is provided covering the sidewalls of the gate electrode 15. Source / drain regions 25 are provided in the semiconductor substrate on both sides of the gate electrode 15. Since the channel portion hole 10 is recessed in the semiconductor substrate 1, the MOS transistor illustrated in FIG. 1 may have a recess channel.

상기 채널부 홀(5)의 하부 모서리 영역(A), 즉 콘케이브 코너(concave corner)에서의 게이트 절연막(10)은 얇은 두께로 형성된다는 것은 널리 알려진 사실이다. 따라서, 상기 채널부 홀(5)의 하부 모서리 영역(A)에서의 상대적으로 얇은 게이트 절연막(10)은 모스 트랜지스터의 특성을 열화시키는 요인으로 작용할 수 있다. It is well known that the gate insulating film 10 at the lower corner region A of the channel portion hole 5, that is, at the concave corner, is formed in a thin thickness. Therefore, the relatively thin gate insulating film 10 in the lower corner region A of the channel portion hole 5 may act as a factor of deteriorating the characteristics of the MOS transistor.

상기 소스/드레인 영역들(25)과 상기 게이트 전극(15)이 상기 게이트 절연막(10)을 사이에 두고 마주보는 상기 채널부 홀(5)의 상부영역(B)은 종래의 평판형(planar-type) 모스 트랜지스터의 평판형 게이트 전극과 소스/드레인 영역이 게이트 절연막을 사이에 두고 마주보는 영역에 비하여 넓게 형성될 수 있다. 그 결과, 종래의 평판형 모스 트랜지스터에서 보다 게이트 유도 드레인 누설전류(gate induced drain leakage; GIDL)가 발생될 가능성이 증가할 수 있다. 더 나아가서, 디램(DRAM)과 같은 반도체소자의 셀에서 사용되는 앤모스 트랜지스터가 턴-오프(Turn-Off) 되었을 때, 상기 앤모스 트랜지스터와 전기적으로 연결되어 있는 커패시터를 리프레쉬(refresh) 시키기 위하여 앤모스 트랜지스터의 드레인 영역에는 드레인 전압(Vd)이 인가되고 있다. 그 결과, 게이트 유도 드레인 누설 전류가 문제가 될 수 있다. The upper region B of the channel portion hole 5 facing the source / drain regions 25 and the gate electrode 15 with the gate insulating layer 10 interposed therebetween has a conventional planar shape. type) The planar gate electrode and the source / drain region of the MOS transistor may be wider than the region facing the gate insulating layer. As a result, the possibility of generating a gate induced drain leakage (GIDL) may be increased than in a conventional planar MOS transistor. Furthermore, when the NMOS transistor used in the cell of the semiconductor device, such as DRAM, is turned off, the NMOS transistor is used to refresh the capacitor electrically connected to the NMOS transistor. The drain voltage Vd is applied to the drain region of the MOS transistor. As a result, gate induced drain leakage current may be a problem.

한편, 디램과 같은 반도체소자에서 턴-오프된 앤모스 트랜지스터와 인접한 다른 앤모스 트랜지스터는 턴-온(Turn-On) 될 수 있다. 그 결과, 턴-온된 앤모스 트랜지스터에 의한 영향으로 그에 인접한 턴-오프된 앤모스 트랜지스터의 누설 전류가 증가할 수 있다. 상기 턴-오프된 앤모스 트랜지스터에서 발생되는 누설전류를 억제하기 상기 턴-오프된 앤모스 트랜지스터의 게이트 전극에 소정의 마이너스 전 압을 인가할 수 있다. 그 결과, 턴-오프된 앤모스 트랜지스터의 누설 전류 특성이 열화되는 것을 억제할 수 있다. 즉, 디램과 같은 반도체소자에 연결된 커패시터를 다이나믹 리프레쉬(Dynamic Refresh) 시킬 수 있다. 그러나, 이와 같이 턴-오프된 앤모스 트랜지스터의 게이트 전극에 마이너스 전압을 인가하게 되면, 리세스된 게이트 전극을 갖는 앤모스 트랜지스터에서는 게이트 유도 드레인 누설전류가 더욱 증가하게 된다. 결과적으로, 상기 게이트 유도 드레인 누설전류에 의하여 디램(DRAM)과 같은 반도체소자의 데이터 보유(data retention) 특성이 나빠질 수 있다. Meanwhile, another NMOS transistor adjacent to the NMOS transistor turned off in a semiconductor device such as a DRAM may be turned on. As a result, the leakage current of the turned-on NMOS transistor adjacent thereto may increase due to the influence of the turned-on NMOS transistor. In order to suppress the leakage current generated by the turned-off NMOS transistor, a predetermined negative voltage may be applied to the gate electrode of the turned-off NMOS transistor. As a result, the degradation of the leakage current characteristic of the turned-off NMOS transistor can be suppressed. That is, a capacitor connected to a semiconductor device such as a DRAM may be dynamically refreshed. However, when a negative voltage is applied to the gate electrode of the NMOS transistor turned off, the gate induced drain leakage current is further increased in the NMOS transistor having the recessed gate electrode. As a result, data retention characteristics of a semiconductor device, such as a DRAM, may be deteriorated by the gate induced drain leakage current.

본 발명이 이루고자 하는 기술적 과제는 게이트 유도 드레인 누설 전류의 발생을 억제할 수 있는 리세스 채널을 갖는 모스 트랜지스터 및 그 제조방법을 제공하는데 있다. SUMMARY OF THE INVENTION An object of the present invention is to provide a MOS transistor having a recess channel capable of suppressing generation of gate induced drain leakage current, and a method of manufacturing the same.

본 발명의 일 태양은 리세스 채널을 갖는 모스 트랜지스터를 제공한다. 상기 모스 트랜지스터는 반도체기판을 구비한다. 상기 반도체기판 내에 활성영역을 한정하도록 소자분리막이 제공된다. 상기 활성영역의 반도체기판 내에 상기 활성영역을 가로지르는 적어도 하나의 채널부 홀이 제공된다. 상기 채널부 홀의 바닥을 제1 두께로 덮는 저부 게이트 절연막이 제공된다. 상기 반도체기판과 접하는 상기 채널부 홀의 측벽을 상기 제1 두께보다 두꺼운 제2 두께로 덮는 측부 게이트 절연막이 제공된다. 상기 저부 및 측부 게이트 절연막에 의하여 덮인 상기 채널부 홀을 채우는 게이트 전극이 제공된다. One aspect of the present invention provides a MOS transistor having a recess channel. The MOS transistor includes a semiconductor substrate. An isolation layer is provided to define an active region in the semiconductor substrate. At least one channel portion hole crossing the active region is provided in the semiconductor substrate of the active region. A bottom gate insulating film covering a bottom of the channel portion hole with a first thickness is provided. A side gate insulating layer is provided to cover a sidewall of the channel portion hole in contact with the semiconductor substrate with a second thickness thicker than the first thickness. A gate electrode is provided to fill the channel portion hole covered by the bottom and side gate insulating layers.

본 발명의 몇몇 실시예들에서, 상기 측부 게이트 절연막은 상기 채널부 홀의 측벽으로부터 상기 채널부 홀의 하부 모서리 영역으로 연장되어 상기 하부 모서리 영역을 덮을 수 있다.In some embodiments, the side gate insulating layer may extend from the sidewall of the channel portion hole to the lower edge region of the channel portion hole to cover the lower edge region.

다른 실시예들에서, 상기 측부 게이트 절연막은 상기 채널부 홀의 측벽을 덮는 버퍼 절연막 패턴, 및 상기 버퍼 절연막 패턴을 덮는 측부용 게이트 절연막으로 이루어지되, 상기 측부용 게이트 절연막은 상기 저부 게이트 절연막과 실질적으로 동일한 두께를 가질 수 있다.In other embodiments, the side gate insulating layer may include a buffer insulating layer pattern covering a sidewall of the channel portion hole, and a side gate insulating layer covering the buffer insulating layer pattern, wherein the side gate insulating layer may be substantially aligned with the bottom gate insulating layer. It may have the same thickness.

본 발명의 다른 태양은 리세스 채널을 갖는 모스 트랜지스터의 제조방법을 제공한다. 이 방법은 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 활성영역의 반도체기판 내에 상기 활성영역을 가로지르는 적어도 하나의 채널부 홀을 형성한다. 상기 채널부 홀을 갖는 반도체기판 상에 버퍼 절연막을 형성한다. 상기 채널부 홀 측벽의 버퍼 절연막을 덮는 희생 스페이서를 형성한다. 상기 희생 스페이서를 식각마스크로 하여 상기 채널부 홀 바닥의 반도체기판을 노출시키도록 상기 채널부 홀 바닥의 버퍼 절연막을 제거하여 상기 채널부 홀의 측벽을 덮는 버퍼 절연막 패턴을 형성한다. 상기 희생 스페이서를 선택적으로 제거한다. 상기 버퍼 절연막 패턴을 갖는 반도체기판에 대하여 게이트용 절연막 형성 공정을 진행하여 상기 채널부 홀의 바닥에 게이트용 절연막으로 이루어진 저부 게이트 절연막을 형성함과 아울러서 상기 반도체기판과 접하는 상기 채널부 홀의 측벽에 상기 게이트용 절연막과 상기 버퍼 절연막 패턴으로 이루어진 측부 게이트 절연막을 형성한다. 상기 저부 및 측부 게이트 절연막을 갖는 반도체기판 상에 상 기 채널부 홀을 채우는 게이트 전극을 형성한다. Another aspect of the present invention provides a method of manufacturing a MOS transistor having a recess channel. The method includes forming a device isolation film defining an active region in a semiconductor substrate. At least one channel portion hole crossing the active region is formed in the semiconductor substrate of the active region. A buffer insulating film is formed on the semiconductor substrate having the channel portion holes. A sacrificial spacer is formed to cover the buffer insulating layer on the sidewall of the channel portion hole. The buffer insulating layer is formed to cover the sidewall of the channel hole by removing the buffer insulating layer at the bottom of the channel part hole to expose the semiconductor substrate at the bottom of the channel part hole using the sacrificial spacer as an etch mask. Optionally remove the sacrificial spacers. A gate insulating film forming process is performed on the semiconductor substrate having the buffer insulating layer pattern to form a bottom gate insulating layer formed of a gate insulating layer on the bottom of the channel portion hole, and the gate is formed on the sidewall of the channel portion hole in contact with the semiconductor substrate. A side gate insulating film formed of the insulating film for the buffer and the buffer insulating film pattern is formed. A gate electrode filling the channel portion hole is formed on the semiconductor substrate having the bottom and side gate insulating layers.

본 발명의 몇몇 실시예들에서, 상기 버퍼 절연막 패턴은 상기 채널부 홀의 측벽으로부터 상기 채널부 홀의 하부 모서리 영역으로 상기 희생 스페이서의 두께만큼 연장되도록 형성될 수 있다. In some embodiments of the present invention, the buffer insulating layer pattern may be formed to extend from the sidewall of the channel portion hole to the lower edge region of the channel portion hole by the thickness of the sacrificial spacer.

다른 실시예들에서, 상기 희생 스페이서는 상기 버퍼 절연막에 대하여 식각 선택비를 갖는 물질막으로 형성될 수 있다. 이 경우에, 상기 희생 스페이서는 폴리 실리콘막 또는 증착법에 의한 실리콘 산화막으로 형성될 수 있다. In example embodiments, the sacrificial spacer may be formed of a material layer having an etch selectivity with respect to the buffer insulating layer. In this case, the sacrificial spacer may be formed of a polysilicon film or a silicon oxide film by a deposition method.

또 다른 실시예들에서, 상기 게이트용 절연막은 열산화공정(thermal oxidation)에 의한 열산화막으로 형성될 수 있다. In still other embodiments, the gate insulating film may be formed of a thermal oxide film by a thermal oxidation process.

또 다른 실시예에서, 상기 게이트용 절연막은 증착법에 의한 절연막으로 형성될 수 있다. In another embodiment, the gate insulating film may be formed of an insulating film by a deposition method.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the scope of the invention to those skilled in the art will fully convey. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like numbers refer to like elements throughout.

도 2 내지 도 6은 본 발명의 실시예들에 따른 리세스 채널을 갖는 모스 트랜지스터를 나타낸 단면도들이다. 2 to 6 are cross-sectional views illustrating a MOS transistor having a recess channel according to embodiments of the present invention.

우선, 도 6을 참조하여 본 발명의 실시예들에 따른 리세스 채널을 갖는 모스 트랜지스터를 설명하기로 한다. First, a MOS transistor having a recess channel according to embodiments of the present invention will be described with reference to FIG. 6.

도 6을 참조하면, 반도체기판(100) 내에 활성영역(105a)을 한정하는 소자분리막(105)이 제공된다. 상기 소자분리막(105)은 얕은 트렌치 소자분리막(shallow trench isolation)일 수 있다. 상기 활성영역(105a)의 반도체기판 내에 상기 활성영역(105a)을 가로지르는 적어도 하나의 채널부 홀(110)이 제공된다. 상기 채널부 홀(110)은 상기 반도체기판(100)의 표면으로부터 소정 깊이로 리세스된 형상일 수 있다. 상기 채널부 홀(110)의 바닥을 제 1 두께(T1)로 덮는 저부 게이트 절연막(135)이 제공된다. 상기 반도체기판(100)과 접하는 상기 채널부 홀(110)의 측벽에 상기 제1 두께(T1)보다 두꺼운 제2 두께(T2)로 덮는 측부 게이트 절연막(130)이 제공된다. Referring to FIG. 6, an isolation layer 105 is provided in the semiconductor substrate 100 to define the active region 105a. The device isolation layer 105 may be a shallow trench isolation. At least one channel portion hole 110 is disposed in the semiconductor substrate of the active region 105a to cross the active region 105a. The channel part hole 110 may have a shape recessed to a predetermined depth from the surface of the semiconductor substrate 100. A bottom gate insulating layer 135 is provided to cover the bottom of the channel portion hole 110 with a first thickness T1. A side gate insulating layer 130 is provided on a sidewall of the channel portion hole 110 in contact with the semiconductor substrate 100 with a second thickness T2 thicker than the first thickness T1.

한편, 상기 측부 게이트 절연막(130)은 상기 채널부 홀(110)의 하부 모서리 영역(A)으로 연장될 수 있다. 그 결과, 상기 채널부 홀(110)의 하부 모서리 영역(A)에는 상기 측부 게이트 절연막(130)이 제공되므로, 상기 채널부 홀(110)의 하부 모서리 영역(A)에서의 얇은 게이트 절연막으로 인하여 발생될 수 있는 모스 트랜지스터의 특성 열화를 방지할 수 있다. The side gate insulating layer 130 may extend to the lower corner region A of the channel portion hole 110. As a result, since the side gate insulating layer 130 is provided in the lower corner region A of the channel portion hole 110, the thin gate insulating layer in the lower corner region A of the channel portion hole 110 is provided. It is possible to prevent the deterioration of characteristics of the MOS transistor that may be generated.

상기 측부 게이트 절연막(130)은 차례로 적층된 버퍼 절연막 패턴(115a) 및 측부용 게이트 절연막(125)으로 이루어질 수 있다. 상기 측부용 게이트 절연막(125)은 상기 저부 게이트 절연막(135)과 동일한 공정에 의하여 형성된 실질적으로 동일한 제 1 두께(T1)를 갖는 절연막일 수 있다. 그 결과, 상기 저부 게이트 절연 막(135) 및 상기 측부 게이트 절연막(130)은 서로 연결되어 게이트 절연막(140)을 구성한다. The side gate insulating layer 130 may include a buffer insulating layer pattern 115a and a side gate insulating layer 125 that are sequentially stacked. The side gate insulating layer 125 may be an insulating layer having a first thickness T1 that is substantially the same as that of the bottom gate insulating layer 135. As a result, the bottom gate insulating layer 135 and the side gate insulating layer 130 are connected to each other to form a gate insulating layer 140.

상기 반도체기판(100) 상에 상기 채널부 홀(110)을 채우는 게이트 전극(145)이 제공된다. 이 경우에, 상기 게이트 전극(145)은 상기 반도체기판(100)의 표면보다 높은 돌출부를 갖고, 상기 반도체기판(100)의 표면으로부터 리세스된 형상을 갖도록 제공될 수 있다. 상기 채널부 홀(110)과 상기 게이트 전극(145) 사이에는 상기 게이트 절연막(140)이 개재된다. 상기 게이트 전극(145)의 양 측에 위치한 상기 반도체기판(100) 내에 불순물 영역(155)이 제공된다. 그 결과, 상기 게이트 전극(145)의 하부 및 측부 영역에 채널 영역이 제공될 수 있다. 즉, 상기 게이트 전극(145)을 포함하는 모스 트랜지스터는 리세스 채널을 가질 수 있다. 상기 반도체기판(100)의 표면으로부터 돌출된 상기 게이트 전극(145)의 측벽을 덮는 게이트 스페이서(150)가 제공될 수 있다. A gate electrode 145 is provided on the semiconductor substrate 100 to fill the channel portion hole 110. In this case, the gate electrode 145 may be provided to have a protrusion higher than the surface of the semiconductor substrate 100 and have a shape recessed from the surface of the semiconductor substrate 100. The gate insulating layer 140 is interposed between the channel portion hole 110 and the gate electrode 145. An impurity region 155 is provided in the semiconductor substrate 100 positioned at both sides of the gate electrode 145. As a result, channel regions may be provided in lower and side regions of the gate electrode 145. That is, the MOS transistor including the gate electrode 145 may have a recess channel. A gate spacer 150 may be provided to cover sidewalls of the gate electrode 145 protruding from the surface of the semiconductor substrate 100.

상기 불순물 영역(155)과 상기 게이트 전극(145) 사이에는 상기 제 2 두께(T2)의 상기 측부 게이트 절연막(130)이 제공되고, 상기 게이트 전극(145)과 상기 채널부 홀(110)의 바닥 사이에는 상기 제 1 두께(T1)의 상기 저부 게이트 절연막(135)이 제공된다. 그 결과, 상기 게이트 전극(145)과 상기 불순물 영역(155)이 상기 게이트 절연막(140)을 사이에 두고 마주보는 영역에서의 게이트 절연막(140)은 두껍게 제공되므로, 상기 게이트 전극(145)과 상기 불순물 영역(155)이 상기 게이트 절연막(140)을 사이에 두고 마주보는 영역에서 발생될 수 있는 게이트 유도 드레인 누설전류(GIDL; Gate-Induced Drain Leakage)는 억제될 수 있다. The side gate insulating layer 130 having the second thickness T2 is provided between the impurity region 155 and the gate electrode 145, and the bottom of the gate electrode 145 and the channel portion hole 110 is provided. The bottom gate insulating layer 135 of the first thickness T1 is provided therebetween. As a result, the gate insulating layer 140 in the region where the gate electrode 145 and the impurity region 155 face each other with the gate insulating layer 140 interposed therebetween is thickly provided, and thus the gate electrode 145 and the Gate-induced drain leakage (GIDL), which may occur in an area where the impurity region 155 faces the gate insulating layer 140, may be suppressed.

다음으로, 도 2 내지 도 6을 참조하여 본 발명의 실시예들에 따른 리세스 채널을 갖는 모스 트랜지스터의 제조 방법을 설명하기로 한다. Next, a method of manufacturing a MOS transistor having a recess channel according to embodiments of the present invention will be described with reference to FIGS. 2 to 6.

도 2를 참조하면, 반도체기판(100) 내에 적어도 하나의 활성영역(105a)을 한정하는 소자분리막(105)을 형성한다. 상기 소자분리막(105)은 얕은 트렌치 소자 분리 공정(shallow trench isolation process)에 의하여 형성될 수 있다. 상기 활성영역(105a)의 반도체기판 내에 상기 활성영역(105a)을 가로지르는 적어도 하나의 채널부 홀(110)을 형성한다. 구체적으로, 상기 반도체기판(100) 상에 상기 활성영역(105a)의 소정 영역을 노출시키는 마스크막 패턴(미도시)을 형성한다. 상기 마스크막 패턴은 차례로 적층된 버퍼 산화막 패턴 및 하드 마스크막 패턴으로 형성될 수 있다. 이어서, 상기 마스크막 패턴 및 상기 소자분리막(105)을 식각마스크로 하여 상기 마스크막 패턴에 의하여 노출된 반도체기판을 선택적으로 식각 한다. 그 결과, 상기 채널부 홀(110)이 형성될 수 있다. Referring to FIG. 2, an isolation layer 105 is formed in the semiconductor substrate 100 to define at least one active region 105a. The device isolation layer 105 may be formed by a shallow trench isolation process. At least one channel portion hole 110 crossing the active region 105a is formed in the semiconductor substrate of the active region 105a. Specifically, a mask layer pattern (not shown) is formed on the semiconductor substrate 100 to expose a predetermined region of the active region 105a. The mask layer pattern may be formed of a buffer oxide layer pattern and a hard mask layer pattern sequentially stacked. Subsequently, the semiconductor substrate exposed by the mask layer pattern is selectively etched using the mask layer pattern and the device isolation layer 105 as an etching mask. As a result, the channel part hole 110 may be formed.

도 3을 참조하면, 상기 채널부 홀(110)을 갖는 반도체기판 상에 버퍼 절연막(115)을 형성한다. 상기 버퍼 절연막(115)은 열산화공정(thermal oxidation)에 의한 실리콘 산화막으로 형성될 수 있다. 이와는 달리, 상기 버퍼 절연막(115)은 증착법(deposition methods)에 의한 절연막으로 형성될 수 잇다. 예를 들어, 상기 버퍼 절연막 패턴(115a)은 화학 기상 증착법 또는 원자층 증착법에 의한 고유전막(high-k dielectric layer)으로 형성될 수 있다.Referring to FIG. 3, a buffer insulating layer 115 is formed on a semiconductor substrate having the channel portion hole 110. The buffer insulating film 115 may be formed of a silicon oxide film by a thermal oxidation process. Alternatively, the buffer insulating film 115 may be formed of an insulating film by deposition methods. For example, the buffer insulating layer pattern 115a may be formed of a high-k dielectric layer by chemical vapor deposition or atomic layer deposition.

상기 버퍼 절연막(115)을 갖는 반도체기판의 전면 상에 콘포멀한 스페이서용 보호막(120)을 형성한다. 상기 스페이서용 보호막(120)은 상기 버퍼 절연막(115)에 대하여 식각선택비를 갖는 물질막으로 형성된다. 더 나아가서, 상기 스페이서용 보호막(120)은 상기 버퍼 절연막(115)의 표면을 손상시키지 않고 보호할 수 있는 물질막으로 형성되는 것이 바람직하다. 예를 들어, 상기 버퍼 절연막(115)이 열산화막 또는 고유전막으로 형성되는 경우에, 상기 스페이서용 보호막(120)은 폴리 실리콘막 또는 증착법에 의한 실리콘 산화막으로 형성될 수 있다. 상기 스페이서용 보호막(120)으로써 상기 증착법에 의한 실리콘 산화막이 사용될 경우에, 상기 증착법에 의한 실리콘 산화막으로는 열산화막에 비하여 식각 속도가 빠른 USG 또는 MTO(midium temperature oxide)등이 사용될 수 있다. A conformal spacer protective film 120 is formed on the entire surface of the semiconductor substrate having the buffer insulating film 115. The spacer protective film 120 is formed of a material film having an etch selectivity with respect to the buffer insulating film 115. Furthermore, the spacer protective film 120 is preferably formed of a material film that can protect the surface of the buffer insulating film 115 without damaging it. For example, when the buffer insulating film 115 is formed of a thermal oxide film or a high dielectric film, the spacer protective film 120 may be formed of a polysilicon film or a silicon oxide film by a deposition method. When the silicon oxide film by the deposition method is used as the protective film 120 for the spacer, USG or MTO (midium temperature oxide), which has a higher etching rate than the thermal oxide film, may be used as the silicon oxide film by the deposition method.

도 4를 참조하면, 상기 스페이서용 보호막(도 3의 120)을 선택적으로 이방성 식각하여 상기 채널부 홀(110)의 측벽을 덮는 희생 스페이서(120a)를 형성한다. 그 결과, 상기 버퍼 절연막(도 3의 115)의 소정 영역이 노출된다. Referring to FIG. 4, the sacrificial spacer 120a covering the sidewall of the channel part hole 110 may be formed by selectively anisotropically etching the spacer protective film 120 (FIG. 3). As a result, a predetermined region of the buffer insulating film 115 in FIG. 3 is exposed.

이어서, 상기 희생 스페이서(120a)를 식각마스크로 하여 상기 노출된 버퍼 절연막(115)을 선택적으로 제거하여 상기 희생 스페이서(120a)와 상기 채널부 홀(110) 사이에 개재된 버퍼 절연막 패턴(115a)을 형성한다. 그 결과, 상기 버퍼 절연막 패턴(115a)은 상기 채널부 홀(110)의 측벽에 형성된다.Subsequently, the exposed buffer insulating layer 115 is selectively removed using the sacrificial spacers 120a as an etch mask, and thus the buffer insulating layer pattern 115a interposed between the sacrificial spacers 120a and the channel portion hole 110. To form. As a result, the buffer insulating layer pattern 115a is formed on the sidewall of the channel portion hole 110.

한편, 상기 버퍼 절연막 패턴(115a)은 상기 채널부 홀(110)의 측벽으로부터 상기 채널부 홀(110)의 하부 모서리 영역(A)으로 상기 희생 스페이서(120a)의 두께만큼 연장되도록 형성될 수 있다. 즉, 상기 버퍼 절연막 패턴(115a)은 상기 희생 스페이서(120a)의 두께에 따라서 상기 채널부 홀(110)의 하부 모서리 영역(A)으로 연장되도록 형성될 수 있다. The buffer insulating layer pattern 115a may be formed to extend from the sidewall of the channel portion hole 110 to the lower corner region A of the channel portion hole 110 by the thickness of the sacrificial spacer 120a. . That is, the buffer insulating layer pattern 115a may be formed to extend to the lower corner region A of the channel portion hole 110 according to the thickness of the sacrificial spacer 120a.

도 5를 참조하면, 상기 버퍼 절연막 패턴(115a)을 노출시키도록 상기 희생 스페이서(도 4의 120a)를 선택적으로 제거한다. 상기 희생 스페이서(도 4의 120a)는 상기 희생 스페이서(도 4의 120a)를 선택적으로 제거할 수 있는 습식 식각(wet etch)에 의하여 제거될 수 있다. Referring to FIG. 5, the sacrificial spacer 120a of FIG. 4 is selectively removed to expose the buffer insulating layer pattern 115a. The sacrificial spacers 120a of FIG. 4 may be removed by a wet etch capable of selectively removing the sacrificial spacers 120a of FIG. 4.

상기 버퍼 절연막 패턴(115a)의 표면에 형성될 수 있는 결함(defect)을 제거할 수 있는 세정 공정(cleaning)을 수행할 수 있다. 상기 세정 공정은 상기 버퍼 절연막 패턴(115a)을 실질적으로 식각시키지 않으면서 상기 버퍼 절연막 패턴(115a)의 표면에 형성된 결함을 제거함과 아울러서 상기 반도체기판 표면의 오염 물질등을 제거할 수 있는 통상의 세정 공정일 수 있다. A cleaning process may be performed to remove defects that may be formed on the surface of the buffer insulating layer pattern 115a. The cleaning process may remove the defects formed on the surface of the buffer insulating layer pattern 115a without substantially etching the buffer insulating layer pattern 115a and may also remove contaminants on the surface of the semiconductor substrate. Process.

상기 버퍼 절연막 패턴(115a)을 갖는 반도체기판에 게이트용 절연막을 형성한다. 상기 버퍼 절연막 패턴(115a)이 열산화막으로 형성된 경우에, 상기 게이트용 절연막은 열산화공정(thermal oxidation)에 의한 열산화막으로 형성될 수 있다. 그 결과, 상기 채널부 홀(110)의 바닥에는 제 1 두께(T1)를 갖는 저부 게이트 절연막(135)이 형성되고, 상기 채널부 홀(110)의 측벽에는 상기 제 1 두께(T1) 보다 두꺼운 제 2 두께를 갖는 측부 게이트 절연막(130)이 형성된다. 상기 저부 게이트 절연막(135) 및 상기 측부 게이트 절연막(130)은 서로 연결되어 게이트 절연막(140)을 이룰 수 있다. 그 결과, 상기 채널부 홀(110)의 내벽에는 서로 다른 두께를 갖는 게이트 절연막(140)이 형성된다. 즉, 상기 채널부 홀(110)의 바닥에는 상기 제 1 두께(T1)를 갖고, 상기 채널부 홀(110)의 측벽에서는 상기 제 2 두께(T2)를 갖는 게이트 절연막(140)이 형성된다. A gate insulating film is formed on the semiconductor substrate having the buffer insulating film pattern 115a. When the buffer insulating layer pattern 115a is formed of a thermal oxide layer, the gate insulating layer may be formed of a thermal oxide layer by a thermal oxidation process. As a result, a bottom gate insulating layer 135 having a first thickness T1 is formed at the bottom of the channel portion hole 110, and a sidewall of the channel portion hole 110 is thicker than the first thickness T1. The side gate insulating layer 130 having the second thickness is formed. The bottom gate insulating layer 135 and the side gate insulating layer 130 may be connected to each other to form a gate insulating layer 140. As a result, the gate insulating layer 140 having different thicknesses is formed on the inner wall of the channel portion hole 110. That is, the gate insulating layer 140 having the first thickness T1 is formed at the bottom of the channel portion hole 110 and the second thickness T2 is formed on the sidewall of the channel portion hole 110.

한편, 상기 게이트용 절연막은 증착법(deposition methods)에 의한 절연막으로 형성될 수 있다. 예를 들어, 상기 게이트용 절연막은 화학 기상 증착법 또는 원자층 증착법에 의한 절연막으로 형성될 수 있다. 여기서, 상기 게이트용 절연막은 실리콘 산화막 또는 고유전막으로 형성될 수 있다. 상기 채널부 홀(110)의 바닥에 형성되는 게이트용 절연막은 저부 게이트 절연막(135)으로 정의되고, 상기 채널부 홀(110)의 측벽에 형성되는 게이트용 절연막은 측부용 게이트 절연막(125)으로 정의될 수 있다. 상기 채널부 홀(110)의 측벽에 형성된 상기 버퍼 절연막 패턴(115a)과 상기 측부용 게이트 절연막(125)은 측부 게이트 절연막(130)으로 정의될 수 있다. 그 결과, 상기 저부 게이트 절연막(135)은 제 1 두께(T1)를 갖도록 형성되고, 상기 측부 게이트 절연막(130)은 상기 제 1 두께(T1) 보다 두꺼운 제2 두께(T2)를 갖도록 형성된다. 상기 저부 게이트 절연막(135) 및 상기 측부 게이트 절연막(130)은 서로 연결되어 게이트 절연막(140)을 구성한다. The gate insulating film may be formed of an insulating film by deposition methods. For example, the gate insulating film may be formed of an insulating film by chemical vapor deposition or atomic layer deposition. The gate insulating film may be formed of a silicon oxide film or a high dielectric film. The gate insulating film formed on the bottom of the channel part hole 110 is defined as a bottom gate insulating film 135, and the gate insulating film formed on the sidewall of the channel part hole 110 is a side gate insulating film 125. Can be defined. The buffer insulating layer pattern 115a and the side gate insulating layer 125 formed on sidewalls of the channel portion hole 110 may be defined as side gate insulating layers 130. As a result, the bottom gate insulating layer 135 is formed to have a first thickness T1, and the side gate insulating layer 130 is formed to have a second thickness T2 that is thicker than the first thickness T1. The bottom gate insulating layer 135 and the side gate insulating layer 130 are connected to each other to form a gate insulating layer 140.

한편, 상기 버퍼 절연막 패턴(115a)이 상기 채널부 홀(110)의 하부 모서리 영역(A)으로 연장되도록 형성된 경우에, 상기 측부 게이트 절연막(130)은 상기 채널부 홀(110)의 하부 모서리 영역(A), 즉 콘케이브 코너(concave corner)로 연장되도록 형성될 수 있다. 따라서, 상기 채널부 홀(110)의 하부 모서리 영역(A)에서의 상기 게이트 절연막(140)은 상기 제 2 두께(T2)를 갖는 상기 측부 게이트 절연막(130)의 연장선상에 있으므로, 통상적으로 나타날 수 있는 상기 채널부 홀(110)의 하부 모서리 영역(A)에서 게이트 절연막이 얇게 형성되는 현상을 방지할 수 있다. 그 결과, 종래의 상기 채널부 홀(110)의 하부 모서리 영역(A)에서 얇게 형성되는 게이트 절연막으로 인하여 발생될 수 있는 모스 트랜지스터의 특성 열화를 억제할 수 있다. Meanwhile, when the buffer insulating layer pattern 115a is formed to extend to the lower corner region A of the channel portion hole 110, the side gate insulating layer 130 may have a lower corner region of the channel portion hole 110. (A), ie extend to a concave corner. Therefore, since the gate insulating layer 140 in the lower corner region A of the channel portion hole 110 is on an extension line of the side gate insulating layer 130 having the second thickness T2, the gate insulating layer 140 typically appears. The thin film of the gate insulating layer may be prevented in the lower corner region A of the channel portion hole 110. As a result, it is possible to suppress the deterioration of characteristics of the MOS transistor, which may be caused by the gate insulating film thinly formed in the lower corner region A of the channel portion hole 110.

도 6을 참조하면, 상기 게이트 절연막(140)을 갖는 반도체기판의 전면 상에 상기 채널부 홀(110)을 매립하는 도전막을 형성한다. 상기 도전막 상에 캡핑 절연막(미도시)이 형성될 수 있다. 상기 도전막을 패터닝하여 상기 채널부 홀(110)을 채우는 게이트 전극(145)을 형성한다. 상기 게이트 전극(145)은 폴리실리콘막, 폴리사이드 구조의 막 또는 금속막으로 형성될 수 있다. 상기 게이트 전극(145)의 측벽을 덮는 게이트 스페이서(150)를 형성할 수 있다. 상기 게이트 전극(145) 양 측의 반도체기판 내에 소정의 불순물 이온들을 주입하여 불순물 영역(155)을 형성할 수 있다. Referring to FIG. 6, a conductive film filling the channel portion hole 110 is formed on the entire surface of the semiconductor substrate having the gate insulating layer 140. A capping insulating layer (not shown) may be formed on the conductive layer. The conductive layer is patterned to form a gate electrode 145 filling the channel portion hole 110. The gate electrode 145 may be formed of a polysilicon film, a polyside structure film, or a metal film. A gate spacer 150 may be formed to cover sidewalls of the gate electrode 145. Impurity regions 155 may be formed by implanting predetermined impurity ions into semiconductor substrates on both sides of the gate electrode 145.

결과적으로, 상기 채널부 홀(110)의 측벽과 접하는 상기 불순물 영역(155)과 상기 게이트 전극(145) 사이에 상기 제 2 두께(T2)의 상기 측부 게이트 절연막(130)이 개재된다. 그 결과, 상기 측부 게이트 절연막(130)을 사이에 두고 상기 게이트 전극(145)과 마주보는 상기 불순물 영역(155)에서 발생될 수 있는 게이트 유도 드레인 누설 전류(GIDL; Gate-Induced Drain leakage)를 억제할 수 있다. 즉, 상기 불순물 영역(155)과 상기 게이트 전극(145) 사이에 형성된 상기 측부 게이트 절연막(130)은 상기 채널부 홀(110) 바닥의 채널 영역에서 사용되는 저부 게이트 절연막(135)에 비하여 상대적으로 두껍게 형성되기 때문에 게이트 유도 드레인 누설 전류(GIDL; Gate-Induced Drain leakage)를 억제할 수 있다.As a result, the side gate insulating layer 130 of the second thickness T2 is interposed between the impurity region 155 and the gate electrode 145 in contact with the sidewall of the channel portion hole 110. As a result, the gate-induced drain leakage (GIDL) may be suppressed that may be generated in the impurity region 155 facing the gate electrode 145 with the side gate insulating layer 130 interposed therebetween. can do. That is, the side gate insulating layer 130 formed between the impurity region 155 and the gate electrode 145 is relatively smaller than the bottom gate insulating layer 135 used in the channel region of the bottom of the channel portion hole 110. Due to the thick formation, gate-induced drain leakage (GIDL) can be suppressed.

결론적으로, 본 발명의 실시예들에 의한 모스 트랜지스터는 특성 및 신뢰성 이 향상될 수 있다. In conclusion, the MOS transistor according to the embodiments of the present invention may have improved characteristics and reliability.

상술한 바와 같이 본 발명의 실시예들에 따르면, 채널부 홀의 바닥에 형성되는 게이트 절연막의 두께보다 불순물 영역과 접하는 채널부 홀의 측벽에 형성되는 게이트 절연막을 더 두껍게 형성함으로써, 상기 채널부 홀 내의 리세스된 게이트 전극과 마주보는 불순물 영역에서 발생될 수 있는 게이트 유도 드레인 누설전류를 억제할 수 있다. 더 나아가서, 상기 채널부 홀의 측벽에 형성된 두꺼운 게이트 절연막이 상기 채널부 홀의 하부 모서리 영역으로 연장되도록 형성됨으로써, 상기 채널부 홀의 하부 모서리 영역에서 게이트 절연막이 얇게 형성됨으로 인하여 발생될 수 있는 모스 트랜지스터의 특성 열화를 방지할 수 있다. 그 결과, 리세스 채널을 갖는 모스 트랜지스터의 특성 및 신뢰성을 향상시킬 수 있다. As described above, according to the embodiments of the present invention, the gate insulating film formed on the sidewall of the channel portion hole in contact with the impurity region is made thicker than the thickness of the gate insulating film formed on the bottom of the channel portion hole, thereby reducing the thickness of the gate insulating layer. It is possible to suppress the gate induced drain leakage current that may be generated in the impurity region facing the accessed gate electrode. Furthermore, the thick gate insulating layer formed on the sidewall of the channel portion hole is formed to extend to the lower corner region of the channel portion hole, so that the characteristics of the MOS transistor may be generated due to the thinly formed gate insulating layer in the lower corner region of the channel portion hole. Deterioration can be prevented. As a result, the characteristics and the reliability of the MOS transistor having the recess channel can be improved.

Claims (9)

반도체기판 내에 활성영역을 한정하도록 제공된 소자분리막;An isolation layer provided to define an active region in the semiconductor substrate; 상기 활성영역의 반도체기판 내에 상기 활성영역을 가로지르도록 제공된 적어도 하나의 채널부 홀;At least one channel portion hole provided in the semiconductor substrate of the active region to cross the active region; 상기 채널부 홀의 바닥을 제1 두께로 덮는 저부 게이트 절연막;A bottom gate insulating layer covering a bottom of the channel portion hole with a first thickness; 상기 반도체기판과 접하는 상기 채널부 홀의 측벽을 상기 제1 두께보다 두꺼운 제2 두께로 덮는 측부 게이트 절연막; 및A side gate insulating layer covering a sidewall of the channel portion hole in contact with the semiconductor substrate with a second thickness thicker than the first thickness; And 상기 저부 및 측부 게이트 절연막에 의하여 덮인 상기 채널부 홀을 채우는 게이트 전극을 포함하는 모스 트랜지스터.And a gate electrode filling the channel portion hole covered by the bottom and side gate insulating layers. 제 1 항에 있어서, The method of claim 1, 상기 측부 게이트 절연막은 상기 채널부 홀의 측벽으로부터 상기 채널부 홀의 하부 모서리 영역으로 연장되어 상기 하부 모서리 영역을 덮는 것을 특징으로 하는 모스 트랜지스터.And the side gate insulating layer extends from a sidewall of the channel portion hole to a lower edge region of the channel portion hole to cover the lower edge region. 제 1 항에 있어서, The method of claim 1, 상기 측부 게이트 절연막은 상기 채널부 홀의 측벽을 덮는 버퍼 절연막 패턴, 및 상기 버퍼 절연막 패턴을 덮는 측부용 게이트 절연막으로 이루어지되, 상기 측부용 게이트 절연막은 상기 저부 게이트 절연막과 실질적으로 동일한 두께를 갖 는 것을 특징으로 하는 모스 트랜지스터.The side gate insulating layer may include a buffer insulating layer pattern covering sidewalls of the channel hole, and a side gate insulating layer covering the buffer insulating layer pattern, wherein the side gate insulating layer has a thickness substantially the same as that of the bottom gate insulating layer. A MOS transistor characterized by the above-mentioned. 반도체기판 내에 활성영역을 한정하는 소자분리막을 형성하고,Forming a device isolation film defining an active region in the semiconductor substrate, 상기 활성영역의 반도체기판 내에 상기 활성영역을 가로지르는 채널부 홀을 형성하고,Forming a channel portion hole crossing the active region in the semiconductor substrate of the active region, 상기 채널부 홀을 갖는 반도체기판 상에 버퍼 절연막을 형성하고,Forming a buffer insulating film on the semiconductor substrate having the channel portion hole, 상기 채널부 홀 측벽의 버퍼 절연막을 덮는 희생 스페이서를 형성하고,Forming a sacrificial spacer covering the buffer insulating film on the sidewall of the channel portion hole, 상기 희생 스페이서를 식각마스크로 하여 상기 채널부 홀 바닥의 반도체기판을 노출시키도록 상기 채널부 홀 바닥의 버퍼 절연막을 제거하여 상기 채널부 홀의 측벽을 덮는 버퍼 절연막 패턴을 형성하고,Forming a buffer insulating layer pattern covering the sidewall of the channel hole by removing the buffer insulating film at the bottom of the channel hole to expose the semiconductor substrate at the bottom of the channel hole using the sacrificial spacer as an etch mask; 상기 희생 스페이서를 선택적으로 제거하고,Selectively removing the sacrificial spacers, 상기 버퍼 절연막 패턴을 갖는 반도체기판에 대하여 게이트용 절연막 형성 공정을 진행하여 상기 채널부 홀의 바닥에 게이트용 절연막으로 이루어진 저부 게이트 절연막을 형성함과 아울러서 상기 반도체기판과 접하는 상기 채널부 홀의 측벽에 상기 게이트용 절연막과 상기 버퍼 절연막 패턴으로 이루어진 측부 게이트 절연막을 형성하고,A gate insulating film forming process is performed on the semiconductor substrate having the buffer insulating layer pattern to form a bottom gate insulating layer formed of a gate insulating layer on the bottom of the channel portion hole, and the gate is formed on the sidewall of the channel portion hole in contact with the semiconductor substrate. Forming a side gate insulating film formed of the insulating film for the buffer and the buffer insulating film pattern; 상기 저부 및 측부 게이트 절연막을 갖는 반도체기판 상에 상기 채널부 홀을 채우는 게이트 전극을 형성하는 것을 포함하는 모스 트랜지스터의 제조방법.And forming a gate electrode filling the channel portion hole on the semiconductor substrate having the bottom and side gate insulating layers. 제 4 항에 있어서, The method of claim 4, wherein 상기 버퍼 절연막 패턴은 상기 채널부 홀의 측벽으로부터 상기 채널부 홀의 하부 모서리 영역으로 상기 희생 스페이서의 두께만큼 연장되도록 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.And the buffer insulating layer pattern is formed to extend from the sidewall of the channel portion hole to the lower edge region of the channel portion hole by the thickness of the sacrificial spacer. 제 4 항에 있어서, The method of claim 4, wherein 상기 희생 스페이서는 상기 버퍼 절연막에 대하여 식각 선택비를 갖는 물질막으로 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.And the sacrificial spacers are formed of a material film having an etch selectivity with respect to the buffer insulating film. 제 6 항에 있어서, The method of claim 6, 상기 희생 스페이서는 폴리 실리콘막 또는 증착법에 의한 실리콘 산화막으로 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.The sacrificial spacer is a method of manufacturing a MOS transistor, characterized in that formed of a silicon oxide film by a poly silicon film or a deposition method. 제 4 항에 있어서, The method of claim 4, wherein 상기 게이트용 절연막은 열산화공정(thermal oxidation process)에 의한 열산화막으로 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법. And the gate insulating film is formed of a thermal oxide film by a thermal oxidation process. 제 4 항에 있어서, The method of claim 4, wherein 상기 게이트용 절연막은 증착법에 의한 절연막으로 형성되는 것을 특징으로 하는 모스 트랜지스터의 제조방법.And the gate insulating film is formed of an insulating film by a vapor deposition method.
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