KR20060107100A - 반도체 소자의 랜딩 플러그 형성방법 - Google Patents

Abstract

본 발명의 반도체 소자의 랜딩플러그 형성방법은, 반도체 기판 위에 배치되는 워드라인을 형성하는 단계; 워드라인위에 층간절연막을 형성하는 단계; 층간절연막에 제1 평탄화를 수행하여 워드라인의 상부면을 노출시키는 단계; 워드라인 및 층간절연막 위에 폴리막을 형성하는 단계; 상기 폴리막의 일부를 노출시키는 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 폴리막의 일부를 노출시키는 단계; 상기 노출된 폴리막을 식각마스크로 한 식각공정으로 반도체 기판의 일부표면을 노출시키는 단계;하드마스크막, 워드라인 및 반도체 기판의 노출표면 위에 도전막을 증착하는 단계; 결과물에 제2 평탄화를 수행하되, 폴리슬러리를 이용한 평탄화와 옥사이드 슬러리를 이용한 평탄화를 순차적으로 수행하여 워드라인에 의해 분리되는 랜딩플러그를 형성하는 단계를 포함한다.

랜딩플러그, 폴리슬러리, 옥사이드슬러리,CMP

Description

반도체 소자의 랜딩 플러그 형성방법{Method for fabricating landing plug in the semiconductor device}

도 1 내지 도 5는 자기정렬된 컨택 방법을 사용한 종래 기술에 따른 반도체 소자의 랜딩 플러그 형성방법을 설명하기 위하여 나타내 보인 도면들이다.

도 6a는 종래 기술에 따라 반도체 소자의 랜딩플러그 형성방법에 의해 만들어진 반도체 소자를 나타내 보인 셈(SEM)사진이다.

도 6b는 도 6b의 'A'부분을 확대하여 나타내보인 셈(SEM)사진이다.

도 7 내지 도 16은 본 발명에 따른 반도체 소자의 랜딩플러그 형성방법을 설명하기 위하여 나타내 보인 도면들이다.

<도면의 주요 부분에 대한 부호의 설명>

70 : 워드라인 74: 층간절연막

80 : 폴리막 110 : 랜딩플러그용 도전막

132 : 랜딩플러그

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 랜딩 플러그 형성방법에 관한 것이다.

최근 반도체 메모리 소자로서 고용량을 갖는 디램(DRAM)소자가 이용되고 있다. 디램소자는 전하의 형태로 정보 데이터를 저장하는 메모리 셀 영역과 데이터의 입출력을 위한 주변회로영역으로 구성되고, 메모리 셀 영역의 단위셀은 하나의 트랜지스터와 하나의 캐패시터로 이루어진다. 이와 같은 디램소자를 형성하기 위해서는, 먼저 반도체 기판에 워드라인 및 소스/드레인으로 이루어지는 트랜지스터를 형성하고, 층간절연막을 통해 선택적으로 소스와 드레인 상부에 각각 컨택홀을 형성한다. 그리고 이 컨택홀을 통해 소스와 드레인에 각각 연결되는 비트라인과 캐패시터의 스토리지 노드를 각각 형성한 후, 스토리지 노드 상에 유전막 및 플레이트 전극을 형성하여 캐패시터를 형성한다.

그런데 반도체 소자의 집적도가 증가함에 따라 공정마진이 줄어들고 있다. 이에 따라 소스과 비트라인, 그리고 드레인와 스토리지노드를 연결시키는 컨택플러그를 형성하기 위해, 자기정렬된 컨택(SAC; Self Aligned Contact)공정을 주로 사용한다. 이 자기정렬된 컨택 공정을 이용하게 되면, 미스얼라인(mis-align)이 발생하더라도 질화막이 버퍼막으로 작용해서 게이트 도전막과 컨택 플러그 사이의 브리지 현상 등이 방지된다.

도 1 내지 도 5는 이와 같은 자기정렬된 컨택 방법을 사용한 종래 기술에 따른 반도체 소자의 랜딩 플러그 형성방법을 설명하기 위해 나타내 보인 도면들이다.

먼저 도 1에 도시된 바와 같이, 반도체 기판(10)에 활성영역과 소자분리영역 을 정의하기 위한 소자분리막(도시하지 않음)을 형성한다. 그 다음 상기 반도체 기판(10) 상에 워드라인(20)을 형성한다. 워드라인(20)은 도전막패턴(14), 금속막패턴(16) 및 하드마스크막패턴(18)이 순차적으로 적층되는 구조를 갖는다. 도전막패턴(14)은 폴리막으로 형성할 수 있고, 금속막패턴(16)은 텅스텐실리사이드(WSix)막으로 형성할 수 있으며, 그리고 하드마스크막패턴(18)은 나이트라이드막으로 형성할 수 있다. 워드라인(20)의 전면에는 스페이서막(22)이 배치된다.

그리고 도 2에 도시된 바와 같이, 반도체 기판(10) 및 워드라인(20) 위에 층간절연막(24)을 증착한 후, 층간절연막(24)을 평탄화 시킨다. 여기서 평탄화는 고선택도의 슬러리를 사용한 화학적기계적연마(CMP: Chemical Mechanical Polishing)방법을 이용한다. 화학적기계적연마는, 게이트의 상부에 위치한 하드마스크막패턴(18)이 노출되기 시작하면 산화막과 나이트라이드막의 선택비의 차이로 인하여 연마율이 떨어지면서 정지하게 된다.

그리고 도 3에 도시된 바와 같이, 평탄화를 실시한 워드라인(20) 상에 폴리막(26)을 증착한 후 감광막을 도포하고 패터닝하여 에어리어 형태(area-typed)의 감광막패턴(도시하지 않음)을 형성한다. 이어서 상기 에어리어 형태의 감광막패턴을 식각마스크로 폴리막(26) 및 워드라인(20)에 식각을 실시한다. 이때 하드마스크막패턴(18)의 노출부분도 일부 식각된다.

그리고 도 4에 도시된 바와 같이, 폴리막(26)을 제거하고, 전면에 랜딩플러그 폴리막(40)을 증착한다.

다음에 도 5에 도시된 바와 같이, 상기 워드라인(20)간의 분리를 위하여 랜 딩플러그 폴리막(40)에 대한 에치백(etch-back)을 수행한다.

도 6a는 종래 기술에 따라 반도체 소자의 랜딩플러그 형성방법에 의해 만들어진 반도체 소자를 나타내 보인 셈(SEM)사진이다. 도 6b는 도 6b의 'A'부분을 확대하여 나타내보인 셈(SEM)사진이다.

그런데 상기 에치백을 수행하게 되면, 도 6a 및 도 6b에 나타낸 바와 같이, 게이트의 상부(50, 도 5참조) 모양이 평평하게(flat) 되면서 워드라인의 하드마스크막패턴에 굴곡(A)이 심하게 형성되고, 워드라인(20)ㅣ의 하드마스크막패턴에 로스(loss)가 심해진다. 이에 따라 후속 스토리지노드 컨택 식각시에 미스얼라인에 의해 노출되는 워드라인(20)이 어택(attack)을 받아 워드라인(20)과 스토리지노드 컨택 플러그간에 브릿지가 발생하여 소자의 신뢰성이 저하되는 문제가 발생하게 된다.

본 발명이 이루고자 하는 기술적 과제는 워드라인의 어택에 의한 브릿지를 개선하여 반도체 소자의 전기적인 특성이 향상되도록 하는 반도체 소자의 랜딩플러그 형성방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위하여, 본 발명의 실시예에 따른 반도체 소자의 랜딩 플러그 형성방법은, 반도체 기판 위에 배치되는 워드라인을 형성하는 단계; 상기 워드라인위에 층간절연막을 형성하는 단계; 상기 층간절연막에 제1 평탄화를 수행하여 상기 워드라인의 상부면을 노출시키는 단계; 상기 워드라인 및 층간 절연막 위에 폴리막을 형성하는 단계; 상기 폴리막의 일부를 노출시키는 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 폴리막의 일부를 노출시키는 단계; 상기 노출된 폴리막을 식각마스크로 한 식각공정으로 반도체 기판의 일부 표면을 노출시키는 단계;상기 하드마스크막, 워드라인 및 반도체 기판의 노출표면 위에 도전막을 증착하는 단계; 상기 결과물에 제2 평탄화를 수행하되, 폴리슬러리를 이용한 평탄화와 옥사이드 슬러리를 이용한 평탄화를 순차적으로 수행하여 상기 워드라인에 의해 분리되는 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.

상기 폴리 슬러리는 옥사이드와 폴리간의 선택비가 1:50 이상을 갖는 슬러리를 사용하는 것이 바람직하다.

상기 옥사이드 슬러리는, 옥사이드와, 폴리 및 나이트라이드간 선택비가 1:4이하인 슬러리를 사용하는 것이 바람직하다.

상기 옥사이드 슬러리를 사용하여 평탄화를 수행하는 단계는 30초 이하로 진행하는 것이 바람직하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.

도 7 내지 도 16은 본 발명의 실시예에 따른 반도체 소자의 랜딩 플러그 형 성방법을 설명하기 위하여 나타내 보인 도면들이다.

먼저 도 7에 도시한 바와 같이, 반도체 기판(60)에 활성영역과 소자분리영역을 정의하기 위한 소자분리막(도시하지 않음)을 형성한다. 그 다음 상기 반도체 기판(60)에 워드라인(70)을 형성한다. 워드라인은 도전막패턴(64), 금속막패턴(66) 및 하드마스크막패턴(68)이 순차적으로 적층되는 구조를 갖는다. 여기서 도전막패턴(64)은 폴리막으로 형성할 수 있고, 금속막패턴(66)은 텅스텐 또는 텅스텐 실리사이드막으로 형성할 수 있으며, 그리고 하드마스크막패턴(68)은 나이트라이드막으로 형성할 수 있다. 워드라인(70)의 전면에는 스페이서막(72)이 배치된다.

그리고 도 8에 도시한 바와 같이, 반도체 기판(60) 및 워드라인(70) 위에 층간절연막(74)을 증착하고, 이 층간절연막(74)에 대한 제1 평탄화를 수행하여 워드라인(70)의 상부면을 노출시킨다. 층간절연막(74)은 BPSG(Boron Phosphorus Silicate Glass)막으로 형성할 수 있다. 또한, 제1 평탄화의 수행은 고선택도의 슬러리를 사용한 화학적기계적연마 방법을 이용한다. 화학적기계적연마는 게이트의 상부에 위치한 하드마스크막패턴(68)이 노출되기 시작하면 산화막과 나이트라이드막의 선택비의 차이로 인하여 연마율이 떨어지면서 정지하게 된다.

그 다음 도 9에 도시한 바와 같이, 상기 워드라인(70) 및 층간절연막(74) 위에 폴리막(80)을 형성한다. 폴리막(80)은 2000Å의 두께로 증착한다. 계속해서 폴리막(80) 위에 감광막을 도포하고 패터닝하여 랜딩플러그 형성영역(B)을 정의하는 마스크막 패턴(90, 도 10참조)을 형성한 후, 상기 마스크막 패턴(90)을 식각마스크로 폴리막(80)의 일부를 제거한다. 이어서 마스크막 패턴(90)을 제거하고, 랜딩플 러그 형성영역(B)이 정의되어 있는 폴리막(80)을 식각마스크로 하여 한 식각공정으로 반도체 기판(60)의 일부 표면을 노출시킨다.

이때 상기 마스크막 패턴(90)은, 도 10에 도시한 바와 같이, 에어리어 형태(area-typed)로 이루어지며, 이에 따라 일정 영역을 노출시키는 개구부(C)를 갖는다. 도면에서 하나의 개구부만을 나타내었지만, 상호 일정하게 이격된 복수개의 개구부들이 존재한다는 것은 당연하다. 경우에 따라서는 도 11에 도시한 바와 같이, 홀 타입(hole-typed)의 마스크막 패턴(100)도 이용할 수 있는데 이 홀 타입의 마스크막 패턴은 저집적도를 갖는 반도체 소자의 경우 유용할 수 있다.

계속해서 도 12에 도시한 바와 같이, 폴리막(80), 워드라인(70) 및 반도체 기판(60)의 노출 표면이 모두 매립되도록 랜딩플러그용 도전막(110)을 증착한다. 랜딩플러그용 도전막(110)은 폴리실리콘으로 증착할 수 있다. 이때 폴리막(80)을 제거하지 않고, 랜딩플러그용 도전막(110)을 증착함으로써 폴리막을 제거하는 공정과 후속의 세정공정을 생략할 수 있게 된다.

다음에 도 13에 도시한 바와 같이, 상기 결과물에 제2 평탄화를 수행하되, 먼저 폴리슬러리를 이용하여 하드마스크막패턴(68)의 상부가 드러날 때까지 평탄화를 수행한다. 폴리슬러리를 사용하는 경우, 층간절연막(74)과 폴리막(80) 간의 선택비가 대략 1:50이상을 갖는 슬러리를 사용하도록 한다. 이러한 폴리슬러리를 이용하여 평탄화를 수행하면 주변회로 영역(도시하지 않음)에서 폴리막의 잔여물을 완전히 제거할 수 있다.

다음에 도 14에 도시한 바와 같이, 옥사이드 슬러리를 이용하여 랜딩플러그 형성영역(B)의 하드마스크막패턴(130)의 상부가 드러날 때까지 평탄화를 수행하여 상기 워드라인(70)에 의해 분리되는 랜딩플러그(132)를 형성한다. 이때, 옥사이드 슬러리를 이용하여 평탄화를 수행하면 모든 워드라인(70)의 상부의 모양이 둥근 형태로 형성된다. 또한 옥사이드 슬러리를 사용하는 경우, 옥사이드, 랜딩플러그용 도전막과 하드마스크막패턴 간의 선택비가 1:4이하의 낮은 선택비를 갖는 슬러리를 사용하도록 한다. 이때, 상기 제2 평탄화는 30초 이하로 진행하여 층간절연막(74)의 손실을 최소화하고 평탄화가 수행된 하드마스크막패턴(130)의 두께가 최대한 남도록 한다. 경우에 따라서는 제2 평탄화를 수행할 때, 옥사이드 슬러리만을 사용할 수도 있다. 이 경우 평탄화를 진행하는 시간은 30초 이상이 되도록 한다.

도 15는 본 발명에 따라 제2 평탄화를 모두 수행한 후의 모습을 위에서 나타낸 도면이고, 도 16은 도 15의 실제 셈(SEM) 사진이다.

도 15 및 도 16를 참조하면, 랜딩플러그(132) 간의 분리는 워드라인(70)에 의해서 이루어지기 때문에 제2 평탄화를 수행할 때 워드라인(70)의 하드마스크막패턴(130)은 충분히 노출되어져야 한다.

본 발명에 따라 반도체 소자의 랜딩플러그를 형성하면 도 16에 도시한 바와 같이, 게이트 상부의 모양이 둥글게(160) 형성되어 있으면서 하드마스크막패턴(134)이 두껍게 남아있게 되어 있다는 것을 알 수 있다. 즉, 하드마스크막패턴(134)이 두껍게 남아 있음으로서 후속의 스토리지노드 컨택 식각시에 미스얼라인이 발생하더라도 워드라인과 스토리지노드 컨택 플러그 간에 브릿지가 발생하는 것을 방지하여 소자의 신뢰성을 높일 수 있다.

지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 랜딩플러그 형성방법에 의하면, 랜딩플러그 에치시 폴리막 제거 공정 및 후속 세정 공정을 생략할 수 있어 공정 단계 감소에 따른 수율이 향상되는 이점이 제공된다.

또한 폴리막을 증착한 후, 평탄화를 두 단계로 나누어 수행함으로써 1단계에서 폴리막 잔여물을 완전히 제거할 수 있고, 2단계에서 게이트 상부가 둥근 형태로 평탄화됨으로써 후속의 스토리지노드 컨택 식각시에 미스얼라인이 발생하더라도 워드라인과 스토리지노드 컨택 플러그 간에 브릿지가 발생하는 것을 방지하여 소자의 신뢰성을 높일 수 있다.

이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (4)

1. 반도체 기판 위에 배치되는 워드라인을 형성하는 단계;

   상기 워드라인위에 층간절연막을 형성하는 단계;

   상기 층간절연막에 제1 평탄화를 수행하여 상기 워드라인의 상부면을 노출시키는 단계;

   상기 워드라인 및 층간절연막 위에 폴리막을 형성하는 단계;

   상기 폴리막의 일부를 노출시키는 마스크막 패턴을 식각마스크로 한 식각공정으로 상기 폴리막의 일부를 노출시키는 단계;

   상기 노출된 폴리막을 식각마스크로 한 식각공정으로 반도체 기판의 일부 표면을 노출시키는 단계;

   상기 폴리막, 워드라인 및 반도체 기판의 노출표면 위에 도전막을 증착하는 단계; 및

   상기 결과물에 제2 평탄화를 수행하되, 폴리슬러리를 이용한 평탄화와 옥사이드 슬러리를 이용한 평탄화를 순차적으로 수행하여 상기 워드라인에 의해 분리되는 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
2. 제1항에 있어서,

   상기 폴리 슬러리는 옥사이드와 폴리간의 선택비가 1:50 이상을 갖는 슬러리 를 포함하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
3. 제1항에 있어서,

   상기 옥사이드 슬러리는, 옥사이드와, 폴리 및 나이트라이드간 선택비가 1:4이하인 슬러리를 포함하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.
4. 제1항에 있어서,

   상기 옥사이드 슬러리를 사용하여 평탄화를 수행하는 단계는 30초 이하로 진행하는 것을 특징으로 하는 반도체 소자의 랜딩 플러그 형성방법.

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