KR20060095331A - 전자 방출 소자 - Google Patents

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KR20060095331A
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Abstract

본 발명은 절연층의 캐패시턴스 값을 줄여 구동 신호 왜곡을 억제하기 위한 전자 방출 소자에 관한 것으로서, 본 발명에 따른 전자 방출 소자는 서로 대향 배치되는 제1 기판 및 제2 기판과, 제1 기판 상에 서로 절연을 유지하며 형성되는 제1 전극 및 제2 전극과, 제1 기판 상에서 제2 기판을 향해 배치되며 실제 전자들을 방출하는 전자 방출부와, 제2 기판 상에 형성되는 애노드 전극과, 애노드 전극의 일면에 소정의 패턴으로 형성되는 형광층과, 제1 전극과 상기 제2 전극 사이에 배치되는 절연층을 포함한다. 이 때, 절연층은 전기적 물성이 상이한 적어도 2개 층의 적층 구조로 이루어진다.
캐소드전극, 게이트전극, 절연층, 전자방출부, 애노드전극, 형광층, 비저항

Description

전자 방출 소자 {ELECTRON EMISSION DEVICE}
도 1은 본 발명의 제1 실시예에 따른 전자 방출 소자의 부분 분해 사시도이다.
도 2는 본 발명의 제1 실시예에 따른 전자 방출 소자의 부분 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 전자 방출 소자의 부분 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 전자 방출 소자의 부분 분해 사시도이다.
도 5는 본 발명의 제3 실시예에 따른 전자 방출 소자의 부분 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 전자 방출 소자의 부분 단면도이다.
도 7은 본 발명의 제5 실시예에 따른 전자 방출 소자의 부분 분해 사시도이다.
도 8은 본 발명의 제5 실시예에 따른 전자 방출 소자의 부분 단면도이다.
도 9는 본 발명의 제6 실시예에 따른 전자 방출 소자의 부분 단면도이다.
도 10은 본 발명의 제7 실시예에 따른 전자 방출 소자의 부분 분해 사시도이다.
도 11은 본 발명의 제7 실시예에 따른 전자 방출 소자의 부분 단면도이다.
도 12는 본 발명의 제8 실시예에 따른 전자 방출 소자의 부분 단면도이다.
본 발명은 전자 방출 소자에 관한 것으로서, 보다 상세하게는 일 기판 상에서 구동 전극들 사이에 배치되어 구동 전극들을 전기적으로 절연시키는 절연층의 구조를 개선한 전자 방출 소자에 관한 것이다.
일반적으로 전자 방출 소자는 전자원의 종류에 따라 열음극(hot cathode)을 이용하는 방식과 냉음극(cold cathode)을 이용하는 방식으로 분류할 수 있다.
여기서, 냉음극을 이용하는 방식의 전자 방출 소자로는 전계 방출 어레이(field emitter array; FEA)형, 표면 전도 에미션(surface-conduction emission; SCE)형, 금속-절연층-금속(metal-insulator-metal; MIM)형 및 금속-절연층-반도체(metal-insulator-semiconductor; MIS)형 등이 알려져 있다.
상기 MIM형과 MIS형 전자 방출 소자는 각각 금속/절연층/금속(MIM)과 금속/절연층/반도체(MIS) 구조로 이루어진 전자 방출부를 형성하고, 절연층을 사이에 두고 위치하는 두 금속 또는 금속과 반도체 사이에 전압을 인가할 때 높은 전자 전위를 갖는 금속 또는 반도체로부터 낮은 전자 전위를 갖는 금속쪽으로 전자가 이동 및 가속되면서 방출되는 원리를 이용한다.
상기 SCE형 전자 방출 소자는 일 기판 위에 서로 마주보며 배치된 제1 전극과 제2 전극 사이에 도전 박막을 제공하고 이 도전 박막에 미세 균열을 제공함으로써 전자 방출부를 형성하고 있으며, 양 전극에 전압을 인가하여 도전 박막의 표면 으로 전류가 흐를 때 전자 방출부로부터 전자가 방출되는 원리를 이용한다.
그리고 상기 FEA형 전자 방출 소자는 일 함수(work function)가 낮거나 종횡비(aspect ratio)가 큰 물질을 전자원으로 사용할 경우 진공 중에서 전계에 의해 쉽게 전자가 방출되는 원리를 이용한 것으로서, 몰리브덴(Mo) 또는 실리콘(Si) 등을 주 재질로 하는 선단이 뾰족한 팁 구조물이나 카본 나노튜브, 흑연, 다이아몬드상 카본과 같은 카본계 물질을 전자원으로 적용한 예가 개발되고 있다.
이와 같이 냉음극을 이용하는 전자 방출 소자는 기본적으로 진공 용기를 구성하는 두 기판 중 제1 기판 위에 전자 방출부와 더불어 전자 방출부의 전자 방출을 제어하는 구동 전극들을 구비하며, 제2 기판 위에 형광층과 더불어 제1 기판 측에서 방출된 전자들이 형광층을 향해 효율적으로 가속되도록 하는 전자가속 전극을 구비하여 소정의 발광 또는 표시 작용을 하게 된다.
가령 상기한 FEA형 전자 방출 소자는 제1 기판 위에 구동 전극으로서 캐소드 전극과 게이트 전극을 구비하고, 제2 기판 위에 전자가속 전극으로서 애노드 전극을 구비한다. 상기 캐소드 전극과 게이트 전극은 절연층을 사이에 두고 통상의 경우 서로 다른 층에 위치하며, 별도의 전압이 인가되어 캐소드 전극과 전기적으로 연결된 전자 방출부로부터 전자가 방출되도록 하는 구성을 지니고 있다.
상기 FEA형 전자 방출 소자에 사용되는 절연층에 대해 살펴보면, 상기 절연층은 증착과 같은 이른바 박막 공정을 이용하여 대략 1㎛ 미만의 두께로 형성되거나, 스크린 인쇄, 닥터 블레이드 및 라미네이트와 같은 이른바 후막 공정을 이용하 여 대략 1㎛ 이상의 두께로 형성되는 두가지 경우를 들 수 있다.
전자의 경우는 미세 화소 제작이 용이한 장점이 있으며, 후자의 경우는 전자빔 퍼짐을 줄일 수 있는 장점이 있다. 상기 FEA형 전자 방출 소자는 각 경우의 장점에 따라 두가지 타입 중 어느 한가지 타입의 절연층을 구비하여 전자 방출을 위한 구조물을 형성하고 있다.
그런데 상기 박막 공정에 의한 절연층을 구비하는 경우에는 절연층의 얇은 두께에 의해 전자 방출부에 대한 게이트 전극의 높이가 낮아지게 되므로 상기 애노드 전극에 인가된 고전압에 의한 전계(이하, 편의상 '애노드 전계'라 한다)가 전자 방출부에 직접적인 영향을 미칠 수 있다.
따라서, 상기 경우에는 전자 방출 소자 구동시 오프(off)되어야 할 화소의 전자 방출부에서 애노드 전계의 영향으로 전자가 방출되어 의도하지 않은 형광층을 발광시키는 오동작을 일으킬 수 있다. 그 결과, 박막 공정에 의한 절연층을 구비한 전자 방출 소자에서는 애노드 전극에 고전압을 인가할 수 없으므로 화면의 휘도를 높이는데 기술적 한계가 있다.
상기 후막 공정에 의한 절연층을 구비하는 경우에는 상기 애노드 전계에 의한 오동작은 예방할 수 있으나, 이 절연층은 대부분 유전율이 높기 때문에 캐소드 전극과 게이트 전극 사이에서 캐패시터(capacitor)로 작용하게 된다. 따라서, 후막 공정에 의한 절연층을 구비한 전자 방출 소자에서는 구동시 캐패시터로 작용하는 절연층에 의해 구동 신호가 쉽게 왜곡되어 화소별 정확한 구동이 어려워지는 문제가 있다.
본 발명은 상기한 문제점을 해소하기 위한 것으로서, 본 발명의 목적은 상기 후막 공정에 의한 절연층을 구비하여 구동 전극들간 전기적 절연을 확보하면서 절연층의 캐패시터 작용에 의한 신호 왜곡을 억제하여 전기적 동작 특성을 향상시킬 수 있는 전자 방출 소자를 제공하는데 있다.
상기의 목적을 달성하기 위하여 본 발명은,
소정의 간격을 두고 대향 배치되는 제1 기판 및 제2 기판과, 제1 기판 상에 서로 절연을 유지하며 형성되는 제1 전극 및 제2 전극과, 제1 기판 상에서 제2 기판을 향해 배치되며 실제 전자들을 방출하는 전자 방출부와, 제2 기판 상에 형성되는 애노드 전극과, 애노드 전극의 일면에 소정의 패턴으로 형성되는 형광층과, 제1 전극과 제2 전극 사이에 배치되는 절연층을 포함하며, 절연층은 전기적 물성이 상이한 적어도 2개 층의 적층 구조로 이루어지는 전자 방출 소자를 제공한다.
상기 절연층은 비저항값이 상이한 적어도 2개 층을 포함한다. 즉, 절연층은 제1층과, 제1층보다 낮은 비저항값을 가지며 제1층의 상면과 하면 중 적어도 일면에 형성되는 제2층을 포함한다.
상기 절연층은 2㎛ 이상의 두께를 가지며, 제2층은 105 내지 1012 Ωcm의 비저항값을 가진다. 제2층은 그 두께가 절연층 전체 두께의 1/2 이하가 바람직하다.
또한, 상기의 목적을 달성하기 위하여 본 발명은,
기판과, 기판 위에서 서로 다른 층에 위치하는 제1 전극, 제2 전극 및 제3 전극과, 제1 전극에 전기적으로 연결되는 전자 방출부와, 제1 전극과 제2 전극 사이에 배치되는 하부 절연층과, 제1 전극과 제2 전극 중 어느 하나의 전극과 제3 전극 사이에 배치되는 상부 절연층을 포함하며, 하부 절연층과 상부 절연층은 각각 전기적 물성이 상이한 적어도 2개 층의 적층 구조로 이루어지는 전자 방출 소자를 제공한다.
상기 하부 절연층과 상부 절연층은 비저항값이 상이한 적어도 2개 층을 포함한다. 즉, 하부 절연층과 상부 절연층은 각각 제1층과, 제1층보다 낮은 비저항값을 가지는 제2층을 포함한다. 상부 절연층의 제2층은 바람직하게 상부 절연층 제1층의 상부에 형성된다.
상기 하부 절연층과 상부 절연층은 각각 2㎛ 이상의 두께를 가지며, 하부 절연층과 상부 절연층의 제2층은 105 내지 1012 Ωcm의 비저항값을 가진다. 또한, 하부 절연층과 상부 절연층의 제2층은 그 두께가 해당 절연층 전체 두께의 1/2 이하가 바람직하다.
이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 제1 실시예에 따른 전자 방출 소자의 부분 분해 사시도이고, 도 2는 도 1의 조립 상태를 나타내는 부분 단면도이다.
도면을 참고하면, 전자 방출 소자는 내부 공간부를 사이에 두고 서로 평행하게 대향 배치되는 제1 기판(2)과 제2 기판(4)을 포함한다. 이 기판들 중 제1 기판 (2)에는 전자 방출을 위한 구성이 제공되고, 제2 기판(4)에는 전자에 의해 가시광을 방출하여 임의의 발광 또는 표시를 행하는 구성이 제공된다.
먼저, 제1 기판(2) 위에는 제1 전극인 캐소드 전극들(6)이 소정의 패턴, 가령 스트라이프 형상을 취하면서 서로간 임의의 간격을 두고 제1 기판(2)의 일 방향(도면의 y축 방향)을 따라 복수로 형성된다. 그리고 절연층(8)이 캐소드 전극들(6)을 덮으면서 제1 기판(2) 전체에 형성된다.
상기 절연층(8) 위에는 제2 전극인 게이트 전극들(10)이 소정의 패턴, 가령 스트라이프 형상을 취하면서 서로간 임의의 간격을 두고 캐소드 전극(6)과 직교하는 방향(도면의 x축 방향)을 따라 복수로 형성된다.
본 실시예에서 캐소드 전극(6)과 게이트 전극(10)이 교차하는 영역을 화소 영역으로 정의하면, 화소 영역마다 게이트 전극(6)과 절연층(8)에 하나 이상의 개구부(12)가 형성되어 캐소드 전극(6)의 일부 표면을 노출시킨다. 그리고 개구부(12) 내측으로 캐소드 전극(6) 위에 전자 방출부(14)가 형성된다. 전자 방출부(14)는 캐소드 전극(6)과의 접촉으로 이와 전기적으로 연결된다.
도 1에서는 전자 방출부들(14)이 원형으로 형성되고, 각 화소 영역에서 캐소드 전극(6)의 길이 방향을 따라 일렬로 배열되는 구성을 도시하였다. 그러나 전자 방출부(14)의 평면 형상과 화소 영역당 개수 및 배열 형태 등은 도시한 예에 한정되지 않고 다양하게 변형 가능하다.
상기 전자 방출부(14)는 전계가 가해지면 전자를 방출하는 물질들, 가령 카본계 물질 또는 나노미터 사이즈 물질로 이루어진다. 전자 방출부(14)로 사용 바람 직한 물질로는 카본 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 카본, C60, 실리콘 나노와이어 중 어느 하나 또는 이들의 조합 물질이 있으며, 그 제조법으로는 스크린 인쇄, 직접 성장, 화학기상증착 또는 스퍼터링 등을 적용할 수 있다.
상기 구성에서 절연층(8)은 캐소드 전극들(6)과 게이트 전극들(10) 사이에 배치되어 두 전극들을 전기적으로 절연시킨다. 본 실시예에서 절연층(8)은 전기적 물성이 상이한 제1층(8a)과 제2층(8b)의 적층 구조로 이루어지며, 보다 상세하게는 비저항(specific resistance)값이 상이한 제1층(8a)과 제2층(8b)의 적층 구조로 이루어진다.
전술한 비저항값 차이는 어느 하나의 층이 실질적인 절연층으로 기능할 때, 다른 하나의 층이 상기 층보다 낮은 비저항 특성을 가져 저항층으로 기능하기 위함이다.
보다 구체적으로, 절연층(8)은 글래스 프릿(glass frit)과 같은 통상의 절연 물질로 형성되는 제1층(8a)과, 제1층(8a) 위에 형성되며 바람직하게 105~1012 Ωcm의 비저항값을 갖는 제2층(8b)으로 이루어진다. 제1층(8a)은 실질적으로 절연층으로 기능하고, 제2층(8b)은 자체의 비저항 특성에 의해 전자 방출 소자 작용시 캐소드 전극(6)과 게이트 전극(10)이 교차하는 부위에서 절연층(8)의 캐패시턴스 값을 낮추는 역할을 한다.
제2층(8b)의 비저항값은 게이트 전극(10)을 구성하는 도전 물질의 비저항값 과 비교할 때 극히 높은 값으로서, 제2층(8b)과 접촉하며 위치하는 게이트 전극들(10)간 전기 절연은 종래의 절연층과 동일하게 확보한다. 참고로, 게이트 전극(10)의 주 재료인 알루미늄(Al)은 2.65×10-6 Ωcm의 비저항값을 가지며, 몰리브덴(Mo)은 5.7×10-6 Ωcm의 비저항값을 가진다.
상기한 절연층(8)은 스크린 인쇄, 닥터 블레이드 및 라미네이트와 같은 이른바 후막 공정으로 형성되며, 1㎛ 이상, 바람직하게 2㎛ 이상의 두께를 가진다. 이 때, 저항층으로 기능하는 제2층(8b)은 절연층(8)의 절연 특성을 홰손하지 않도록 그 두께가 전체 절연층(8) 두께의 1/2 이하인 것이 바람직하다.
전술한 절연층(8) 두께에 따라 게이트 전극(10)은 전자 방출부(14)에 대해 충분한 높이를 확보하며, 전자 방출 소자 구동시 게이트 전극(10)이 전자 방출부(14)에 미치는 애노드 전계의 영향을 일정 부분 차단한다.
상기 절연층(8)에서 제2층(8b)은 도 1과 도 2에 도시한 바와 같이 제1층(8a) 상부에 형성되거나, 본 발명의 제2 실시예로서 도 3에 도시한 바와 같이 제1층(8a) 하부에 위치한다. 또한, 도시는 생략하였으나 제2층은 제1층의 상부와 하부 모두에 제공될 수 있다.
제2층(8b)이 제1층(8a) 상부에 위치하는 구조에서는 전자 방출 소자 작용시 제2층(8b)이 절연층(8) 표면에 전자가 축적되는 것을 억제하며, 그 결과 전자 축적에 의한 오방전을 예방할 수 있다.
다음으로, 제1 기판(2)에 대향하는 제2 기판(4)의 일면에는 형광층(16)과 흑 색층(18)이 형성되고, 형광층(16)과 흑색층(18) 위로는 알루미늄과 같은 금속막으로 이루어지는 애노드 전극(20)이 형성된다. 애노드 전극(20)은 외부로부터 전자빔 가속에 필요한 고전압을 인가받으며, 형광층(16)에서 방사된 가시광 중 제1 기판(2)을 향해 방사된 가시광을 제2 기판(4) 측으로 반사시켜 화면의 휘도를 높이는 역할을 한다.
한편, 애노드 전극은 금속막이 아닌 ITO(indium tin oxide)와 같은 투명한 도전막으로 이루어질 수 있다. 이 경우 애노드 전극은 제2 기판을 향한 형광층과 흑색층의 일면에 위치하며, 소정의 패턴으로 구분되어 복수개로 형성될 수 있다.
전술한 제1 기판(2)과 제2 기판(4)은 게이트 전극(10)과 애노드 전극(20)이 서로 마주한 상태에서 임의의 간격을 두고 그 둘레에 도포되는 글래스 프릿에 의해 일체로 접합되며, 내부 공간부를 배기시켜 진공 상태로 유지함으로써 전자 방출 소자를 구성한다. 이 때, 제1 기판(2)과 제2 기판(4) 사이의 비발광 영역에는 다수의 스페이서(22)가 배치되어 양 기판 사이의 간격을 일정하게 유지시킨다.
상기 구성의 전자 방출 소자는 외부로부터 캐소드 전극(6)과 게이트 전극(10) 및 애노드 전극(20)에 소정의 전압을 공급하여 구동하는데, 일례로 애노드 전극(20)에는 수백 내지 수천 볼트의 직류 전압이 인가되고, 게이트 전극(10)에는 (+)전압의 스캔 신호가 인가되며, 캐소드 전극(6)에는 스캔 신호보다 낮은 (+)전압의 데이터 신호가 인가되어 캐소드 전극(6)과 게이트 전극(10)의 전압 차를 이용해 화소별 온/오프를 제어하도록 한다.
따라서, 캐소드 전극(6)과 게이트 전극(10)간 전압 차가 임계치 이상인 화소 에 대해 전자 방출부(14) 주위에 전계가 형성되어 이로부터 전자가 방출되고, 방출된 전자들은 애노드 전극(20)에 인가된 고전압에 이끌려 대응하는 화소의 형광층(16)에 충돌함으로써 이를 발광시킨다.
상기한 구동 과정에서 본 실시예의 전자 방출 소자는 절연층(8)이 105~1012 Ωcm의 비저항값을 갖는 제2층(8b)을 구비함에 따라, 절연층(8) 가운데 캐소드 전극(6)과 게이트 전극(10)이 교차하는 부위에 불가피하게 형성되는 캐패시턴스 값을 낮추어 구동 신호의 왜곡을 억제한다. 그 결과, 본 실시예의 전자 방출 소자는 화소별 구동이 정확하게 이루어져 표시 특성이 우수해지는 효과를 구현한다.
도 4는 본 발명의 제3 실시예에 따른 전자 방출 소자의 부분 분해 사시도이고, 도 5는 도 4의 조립 상태를 나타내는 부분 단면도이다.
도면을 참고하면, 본 발명의 제3 실시예에서는 제1 기판(2)으로부터 제2 전극인 게이트 전극들(10')과, 전술한 제1층(8a)과 제2층(8b)의 적층 구조로 이루어지는 절연층(8)과, 제1 전극인 캐소드 전극들(6')이 순차적으로 형성된다.
게이트 전극들(10')과 캐소드 전극들(6')은 서로 직교하는 방향을 따라 스트라이프 패턴으로 형성되고, 전자 방출부(14')는 각 화소 위치에 맞추어 캐소드 전극(6')의 일측 가장자리에 위치하면서 캐소드 전극(6')에 적어도 한 측면이 둘러싸이도록 형성될 수 있다.
그리고 제1 기판(2) 위에는 게이트 전극(10')의 전계를 절연층(8) 위로 끌어올리는 대향 전극(24)이 위치한다. 대향 전극(24)은 캐소드 전극들(6') 사이에서 전자 방출부(14')와 임의의 거리를 두고 위치하며, 절연층(8)에 형성된 비아 홀(via hole)(26)을 통해 게이트 전극(10')과 접촉하여 이와 전기적으로 연결된다. 대향 전극(24)은 전자 방출부(14')와 마찬가지로 제1 기판(2) 상에 설정된 화소 영역에 대응하여 각기 마련된다.
전술한 구조에서는 일례로 캐소드 전극(6')에 (-)전압의 스캔 신호가 인가되고, 게이트 전극(10')에 (+)전압의 데이터 신호가 인가되어 캐소드 전극(6')과 게이트 전극(10')의 전압 차를 이용해 화소별 온/오프를 제어하도록 한다. 물론 캐소드 전극(6')에 (+)전압의 스캔 신호가 인가되고, 게이트 전극(10')에 스캔 신호보다 낮은 (+)전압의 데이터 신호가 인가되는 구성도 가능하다.
따라서, 캐소드 전극(6')과 게이트 전극(10')간 전압 차가 임계치 이상인 화소에 대해 게이트 전극(10')이 위치하는 전자 방출부(14')의 하부와 대향 전극(24)이 위치하는 전자 방출부(14')의 측부로부터 전자 방출부(14') 주위에 전계가 형성되어 전자 방출부(14')에서 전자가 방출되고, 방출된 전자들은 애노드 전극(20)에 인가된 고전압에 이끌려 대응하는 화소의 형광층(16)에 충돌함으로써 이를 발광시킨다.
상기한 구동 과정에서 저항층으로 기능하는 제2층(8b)이 절연층(8)의 캐패시턴스 값을 낮추어 구동 신호의 왜곡을 억제한다. 이러한 제2층(8b)은 도 4와 도 5에 도시한 바와 같이 제1층(8a) 상부에 형성되거나, 본 발명의 제4 실시예로서 도 6에 도시한 바와 같이 제1층(8a) 하부에 위치한다. 또한, 도시는 생략하였으나 제2층은 제1층의 상부와 하부 모두에 제공될 수 있다.
도 7은 본 발명의 제5 실시예에 따른 전자 방출 소자의 부분 분해 사시도이고, 도 8은 도 7의 조립 상태를 나타내는 부분 단면도이다.
도면을 참고하면, 본 발명의 제5 실시예에서는 전술한 제1 실시예의 구성을 기본으로 하면서 게이트 전극들(10) 상부에 제3 전극인 집속 전극(28)이 더욱 형성된다. 게이트 전극들(10)과 집속 전극(28) 사이에도 이 두 전극의 전기적 절연을 위한 절연층(30)이 제공되는데, 이하 캐소드 전극들(6)과 게이트 전극들(10) 사이에 위치하는 절연층(8)을 하부 절연층이라 하고, 게이트 전극들(10)과 집속 전극(28) 사이에 위치하는 절연층(30)을 상부 절연층이라 한다.
상기 집속 전극(28)과 상부 절연층(30)에도 제1 기판(2) 상에 전자 방출부(14)가 노출되도록 하는 개구부(32)가 형성된다. 일례로 이 개구부(32)는 화소 영역당 하나가 구비되어 집속 전극(28)이 한 화소에서 방출되는 전자들을 포괄적으로 집속하도록 한다. 집속 전극(28)은 제1 기판(2) 전체에 형성되거나 소정의 패턴으로 나뉘어 복수개로 형성되며, 후자의 경우 도시는 생략하였다.
본 실시예에서 상부 절연층(30) 또한 비저항값이 상이한 제1층(30a)과 제2층(30b)의 적층 구조로 이루어진다. 제1층(30a)은 글래스 프릿과 같은 통상의 절연 물질로 이루어지고, 제2층(30b)은 바람직하게 105~1012 Ωcm의 비저항값을 가진다. 이로써 제1층(30a)이 실질적으로 게이트 전극들(10)과 집속 전극(28) 사이의 절연층으로 기능하고, 제2층(30b)이 상부 절연층(30)의 캐패시턴스 값을 낮추어 신호 왜곡을 억제한다.
상부 절연층(30) 또한 스크린 인쇄, 닥터 블레이드 및 라미네이트와 같은 이른바 후막 공정으로 형성되며, 1㎛ 이상, 바람직하게 2㎛ 이상의 두께를 가진다. 이 때, 상부 절연층(30)은 전자 방출부(14)에 대해 집속 전극(28)이 충분한 높이를 확보할 수 있도록 그 두께(D1, 도 8 참고)가 하부 절연층(8)의 두께(D2, 도 8 참고)보다 큰 것이 바람직하다.
상기 경우에 있어서도 상부 절연층(30)의 제2층(30b)은 그 두께가 상부 절연층(30) 전체 두께의 1/2 이하인 것이 바람직하다.
또한, 상부 절연층(30)의 제2층(30b)은 제1층(30a) 상부에 위치하는 것이 바람직하다. 이 경우에는 제1층(30a) 대비 제2층(30b)의 낮은 비저항 특성에 의해 전기적으로 집속 전극(28)이 두꺼워지는 효과가 있다. 따라서, 집속 전극(28)의 집속 기능이 높아질 뿐만 아니라 전자 방출부(14)에 대한 애노드 전계 차단에 효율적이므로 고효율 소자 제작이 가능해진다. 이를 위해 상부 절연층(30)의 제2층(30b)은 일례로 하부 절연층(8)의 제2층(8b)보다 큰 두께를 가진다.
한편, 하부 절연층(8)의 제2층(8b)은 도 7과 도 8에 도시한 바와 같이 하부 절연층(8)의 제1층(8a) 상부에 위치하거나, 본 발명의 제6 실시예인 도 9에 도시한 바와 같이 하부 절연층(8)의 제1층(8a) 하부에 위치한다. 또한, 도시는 생략하였으나 하부 절연층의 제2층은 하부 절연층 제1층의 상부와 하부 모두에 제공될 수 있다.
상기 집속 전극(28)에는 수 내지 수십 (-)볼트의 직류 전압이 인가되어 전자 방출 소자 작용시 전자 방출부(14)에서 방출되는 전자들을 집속시켜 빔퍼짐을 최소 화한다.
도 10은 본 발명의 제7 실시예에 따른 전자 방출 소자의 부분 분해 사시도이고, 도 11은 도 10의 조립 상태를 나타내는 부분 단면도이다.
도면을 참고하면, 본 발명의 제7 실시예에서는 전술한 제3 실시예의 구성을 기본으로 하면서 캐소드 전극들(6') 상부에 제3 전극인 집속 전극(28)이 더욱 형성되고, 캐소드 전극들(6')과 집속 전극(28) 사이에 상부 절연층(30)이 배치되어 두 전극을 전기적으로 절연시킨다.
상부 절연층(30)과 집속 전극(28) 또한 제1 기판(2) 상에 전자 방출부(14')가 노출되도록 하는 각각의 개구부(32)를 가지며, 이 개구부(32)는 각각의 전자 방출부(14')에 대응하여 화소 영역당 하나가 구비된다. 집속 전극(28)은 제1 기판(2) 전체에 형성되거나 소정의 패턴으로 나뉘어 복수개로 형성되며, 후자의 경우 도시는 생략하였다.
상기 상부 절연층(30)은 비저항값이 상이한 제1층(30a)과 제2층(30b)의 적층 구조로 이루어진다. 제1층(30a)은 글래스 프릿과 같은 통상의 절연 물질로 이루어지고, 제2층(30b)은 바람직하게 105~1012 Ωcm의 비저항값을 가진다. 이로써 제1층(30a)이 실질적으로 캐소드 전극들(6')과 집속 전극(28) 사이의 절연층으로 기능하고, 제2층(30b)이 상부 절연층(30)의 캐패시턴스 값을 낮추어 신호 왜곡을 억제한다.
상기 게이트 전극들(10')과 캐소드 전극들(6') 사이에 위치하는 절연층(8)을 하부 절연층이라 하면, 하부 절연층(8)과 상부 절연층(30)은 모두 1㎛ 이상, 바람직하게 2㎛ 이상의 두께를 가진다. 그리고 전자 방출부(14')에 대해 집속 전극(28)이 충분한 높이를 확보할 수 있도록 상부 절연층(30)은 그 두께가 하부 절연층(8)의 두께보다 큰 것이 바람직하다.
상부 절연층(30)의 제2층(30b)은 전기적으로 집속 전극(28)이 두꺼워지는 효과를 얻기 위해 상부 절연층(30)의 제1층(30a) 상부에 위치하며, 상부 절연층(30)과 하부 절연층(8) 모두에 있어서 제2층(30b, 8b)의 두께는 해당 상부 절연층(30) 전체 두께 및 해당 하부 절연층(8) 전체 두께의 1/2 이하로 이루어진다.
하부 절연층(8)의 제2층(8b)은 도 10과 도 11에 도시한 바와 같이 하부 절연층(8)의 제1층(8a) 상부에 위치하거나, 본 발명의 제8 실시예인 도 12에 도시한 바와 같이 하부 절연층(8)의 제1층(8a) 하부에 위치한다. 또한, 도시는 생략하였으나 하부 절연층의 제2층은 하부 절연층 제1층의 상부와 하부 모두에 제공될 수 있다.
한편, 상기에서는 진공 중에서 전계가 가해지면 전자를 방출하는 물질들로 전자 방출부를 구성한 FEA형 전자 방출 소자에 대해 설명하였으나, 본 발명은 FEA형에 한정되지 않고 구동 전극들이 절연층을 사이에 두고 서로 다른 층에 위치하는 다른 전자 방출 소자에도 용이하게 적용된다.
또한, 상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이와 같이 본 발명에 의한 전자 방출 소자는 제1 전극과 제2 전극 또는 제2 전극과 제3 전극이 교차하는 부위에서 절연층의 캐패시턴스 값을 낮추어 구동 신호의 왜곡을 억제한다. 따라서, 본 발명에 의한 전자 방출 소자는 화소별 구동이 정확하게 이루어져 표시 특성이 우수해지는 효과가 있다.
그리고 절연층의 제2층이 제1층 상부에 위치하는 경우, 절연층의 전자 축적과 이에 따른 오방전 등의 문제를 해소할 수 있다. 또한, 집속 전극이 구비되고 상부 절연층의 제2층이 제1층 상부에 위치하는 경우, 전기적으로 집속 전극이 두꺼워지는 효과를 내어 전자 방출부에 대한 애노드 전계 차단에 효율적이므로 고효율 소자 제작이 가능해진다.

Claims (29)

  1. 소정의 간격을 두고 대향 배치되는 제1 기판 및 제2 기판과;
    상기 제1 기판 상에 서로 절연을 유지하며 형성되는 제1 전극 및 제2 전극과;
    상기 제1 기판 상에서 상기 제2 기판을 향해 배치되며 실제 전자들을 방출하는 전자 방출부와;
    상기 제2 기판 상에 형성되는 애노드 전극과;
    상기 애노드 전극의 일면에 소정의 패턴으로 형성되는 형광층; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되는 절연층을 포함하며,
    상기 절연층은 전기적 물성이 상이한 적어도 2개 층의 적층 구조로 이루어지는 전자 방출 소자.
  2. 제1항에 있어서,
    상기 절연층은 비저항값이 상이한 적어도 2개 층을 포함하는 전자 방출 소자.
  3. 제1항에 있어서,
    상기 기판으로부터 상기 제1 전극, 상기 절연층 및 상기 제2 전극이 순차적으로 위치하고,
    상기 절연층이 제1층과, 상기 제1층보다 낮은 비저항값을 가지는 제2층을 포함하는 전자 방출 소자.
  4. 제1항에 있어서,
    상기 기판으로부터 상기 제2 전극, 상기 절연층 및 상기 제1 전극이 순차적으로 위치하고,
    상기 절연층이 제1층과, 상기 제1층보다 낮은 비저항값을 가지는 제2층을 포함하는 전자 방출 소자.
  5. 제3항 또는 제4항에 있어서,
    상기 제2층이 105 내지 1012 Ωcm의 비저항값을 가지는 전자 방출 소자.
  6. 제3항 또는 제4항에 있어서,
    상기 제2층이 상기 제1층의 상면과 하면 중 적어도 어느 일면에 형성되는 전자 방출 소자.
  7. 제3항 또는 제4항에 있어서,
    상기 절연층이 2㎛보다 크거나 같은 두께를 가지는 전자 방출 소자.
  8. 제7항에 있어서,
    상기 제2층은 그 두께가 상기 절연층 전체 두께의 1/2 이하인 전자 방출 소자.
  9. 제3항 또는 제4항에 있어서,
    상기 제1 전극과 제2 전극이 서로 직교하는 방향을 따라 스트라이프 패턴을 이루며 상기 기판 위에 각각 복수로 형성되는 전자 방출 소자.
  10. 제4항에 있어서,
    상기 제1 전극과 실질적으로 같은 층에 위치하면서 상기 절연층에 형성된 비아 홀(via hole)을 통해 상기 제2 전극과 접촉하는 대향 전극을 더욱 포함하는 전자 방출 소자.
  11. 기판과;
    상기 기판 위에서 서로 다른 층에 위치하는 제1 전극, 제2 전극 및 제3 전극과;
    상기 제1 전극에 전기적으로 연결되는 전자 방출부와;
    상기 제1 전극과 제2 전극 사이에 배치되는 하부 절연층; 및
    상기 제1 전극과 제2 전극 중 어느 하나의 전극과 상기 제3 전극 사이에 배치되는 상부 절연층을 포함하며,
    상기 하부 절연층과 상기 상부 절연층은 각각 전기적 물성이 상이한 적어도 2개 층의 적층 구조로 이루어지는 전자 방출 소자.
  12. 제11항에 있어서,
    상기 하부 절연층과 상기 상부 절연층은 각각 비저항값이 상이한 적어도 2개 층을 포함하는 전자 방출 소자.
  13. 제11항에 있어서,
    상기 기판으로부터 상기 제1 전극, 상기 하부 절연층, 상기 제2 전극, 상기 상부 절연층 및 상기 제3 전극이 순차적으로 위치하고,
    상기 하부 절연층과 상기 상부 절연층은 각각 제1층과, 제1층보다 낮은 비저항값을 가지는 제2층을 포함하는 전자 방출 소자.
  14. 제11항에 있어서,
    상기 기판으로부터 상기 제2 전극, 상기 하부 절연층, 상기 제1 전극, 상기 상부 절연층 및 상기 제3 전극이 순차적으로 위치하고,
    상기 하부 절연층과 상기 상부 절연층은 각각 제1층과, 제1층보다 낮은 비저항값을 가지는 제2층을 포함하는 전자 방출 소자.
  15. 제13항 또는 제14항에 있어서,
    상기 하부 절연층의 제2층과, 상기 상부 절연층의 제2층이 105 내지 1012 Ωcm의 비저항값을 가지는 전자 방출 소자.
  16. 제13항 또는 제14항에 있어서,
    상기 하부 절연층의 제2층이 상기 하부 절연층 제1층의 상면과 하면 중 적어도 어느 일면에 형성되는 전자 방출 소자.
  17. 제13항 또는 제14항에 있어서,
    상기 상부 절연층의 제2층이 상기 상부 절연층 제1층의 상면에 형성되는 전자 방출 소자.
  18. 제13항 또는 제14항에 있어서,
    상기 하부 절연층과 상기 상부 절연층이 각각 2㎛보다 크거나 같은 두께를 가지는 전자 방출 소자.
  19. 제18항에 있어서,
    상기 하부 절연층의 제2층은 그 두께가 상기 하부 절연층 전체 두께의 1/2 이하이고, 상기 상부 절연층의 제2층은 그 두께가 상기 상부 절연층 전체 두께의 1/2 이하인 전자 방출 소자.
  20. 제18항에 있어서,
    상기 상부 절연층이 상기 하부 절연층보다 큰 두께를 가지는 전자 방출 소자.
  21. 제20항에 있어서,
    상기 상부 절연층의 제2층이 상기 하부 절연층의 제2층보다 큰 두께를 가지는 전자 방출 소자.
  22. 제13항 또는 제14항에 있어서,
    상기 제1 전극과 제2 전극이 서로 직교하는 방향을 따라 스트라이프 패턴을 이루며 상기 기판 위에 각각 복수로 형성되는 전자 방출 소자.
  23. 제14항에 있어서,
    상기 제1 전극과 실질적으로 같은 층에 위치하면서 상기 절연층에 형성된 비아 홀(via hole)을 통해 상기 제2 전극과 접촉하는 대향 전극을 더욱 포함하는 전자 방출 소자.
  24. 기판과;
    상기 기판 위에서 하부 절연층을 사이에 두고 서로 다른 층에 위치하는 캐소 드 전극들 및 게이트 전극들과;
    상기 캐소드 전극들에 전기적으로 연결되는 전자 방출부들과;
    상기 기판 위에서 상부 절연층을 사이에 두고 상기 캐소드 전극들과 게이트 전극들 중 어느 하나의 전극들 상부에 위치하는 집속 전극을 포함하고,
    상기 하부 절연층과 상부 절연층은 각각 비저항값이 상이한 적어도 2개 층의 적층 구조로 이루어지는 전자 방출 소자.
  25. 제24항에 있어서,
    상기 하부 절연층과 상부 절연층은 각각 제1층과, 제1층보다 낮은 비저항값을 갖는 제2층을 포함하며, 제2층이 105 내지 1012 Ωcm의 비저항값을 가지는 전자 방출 소자.
  26. 제25항에 있어서,
    상기 하부 절연층과 상기 상부 절연층이 각각 2㎛보다 크거나 같은 두께를 가지며, 상기 제2층은 그 두께가 해당 절연층 전체 두께의 1/2 이하인 전자 방출 소자.
  27. 제25항에 있어서,
    상기 상부 절연층의 제2층이 상기 집속 전극과 접촉하며 위치하는 전자 방출 소자.
  28. 제1항, 제11항 및 제24항 중 어느 한 항에 있어서,
    상기 전자 방출부가 카본 나노튜브, 흑연, 흑연 나노파이버, 다이아몬드, 다이아몬드상 카본, C60 및 실리콘 나노와이어로 이루어진 군으로부터 선택된 적어도 하나의 물질을 포함하는 전자 방출 소자.
  29. 제1항, 제11항 및 제24항 중 어느 한 항에 있어서,
    상기 기판과 소정의 간격을 두고 대향 배치되는 타측 기판에 형성되는 적어도 하나의 애노드 전극 및 애노드 전극의 어느 일면에 형성되는 형광층을 더욱 포함하는 전자 방출 소자.
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