KR20100086468A

KR20100086468A - 전하 소산층을 갖는 언더게이트 전계 방출 트라이오드

Info

Publication number: KR20100086468A
Application number: KR1020107009909A
Authority: KR
Inventors: 아담 펜니모어; 랩-탁 앤드류 쳉
Original assignee: 이 아이 듀폰 디 네모아 앤드 캄파니
Priority date: 2007-10-05
Filing date: 2008-10-03
Publication date: 2010-07-30
Also published as: WO2009046238A1; JP2010541185A; EP2206135A1; US20100264805A1; TW200939280A; CN102017051A

Abstract

언더게이트 전계 방출 트라이오드 소자, 및 이에 사용되는 캐소드 조립체는 전하 소산층(6, 11)을 포함한다. 전하 소산층은 캐소드 전극(6.4, 6.5) 및/또는 전자 전계 이미터(6.6) 아래 또는 위에 위치될 수 있다.

Description

전하 소산층을 갖는 언더게이트 전계 방출 트라이오드{UNDER-GATE FIELD EMISSION TRIODE WITH CHARGE DISSIPATION LAYER}

본 출원은, 모든 목적을 위해 본 명세서의 일부로서 전체적으로 참고로 포함된, 2007년 10월5일자로 출원된 미국 가출원 제60/977,683호로부터 35 U.S.C. §119(e) 하의 우선권을 주장하고 상기 가출원의 이익을 주장한다.

본 발명은 전계 방출 트라이오드 소자(field emission triode device), 및 이에 사용되는 캐소드 조립체(cathode assembly)에 관한 것이다.

전통적으로, 전계 방출 트라이오드 소자는, 게이트 전극이 전자 전계 이미터(electron field emitter) 위에 위치되어서 캐소드 전극과 애노드(anode) 조립체 사이에 위치되는 설계를 채용하였다. 이러한 설계는 종종 "노멀게이트(normal-gate)" 또는 "탑게이트(top-gate)" 트라이오드 소자로서 불린다. 그러나, 탄소 나노튜브와 같은 더 낮은 문턱값(threshold)의 전자 방출 재료가 탐구됨에 따라, 게이트 전극이 다른 위치에 재배치되는 2개의 대안적인 기하학적 배열이 실현가능하게 되었다. 이들 새로운 전자 방출 재료의 더 낮은 턴온(turn-on) 전압은 이들의 랜덤 배향과 결합되어, 대안적인 설계의 기하학적 배열을 특징으로 하는 소자들이 스핀트 팁(Spindt tip)과 같은 종래의 전자 방출 재료라면 충분한 전류를 방출할 수 없었을 조건 하에서 적당한 양의 전류를 방출하는 것을 가능하게 하였다.

게이트 전극의 재배치는, 캐소드 및 게이트 전극들이 동일 평면 내에 있는 "레터럴게이트(lateral-gate)" 또는 "사이드게이트(side-gate)" 기하학적 배열, 및 캐소드 전극이 게이트 전극 위에 위치되어서 애노드 조립체와 게이트 전극 사이에 위치되는 "언더게이트(under-gate)" 기하학적 배열이 주로 얻어지게 한다. 전계 방출 소자의 제조 용이성을 증가시키고 최종 소자 비용을 감소시키기를 원함으로써 이들 대안적인 기하학적 배열에 대한 관심이 고조된다.

언더게이트 기하학적 배열을 탐구함에 있어서, 본 발명자들은 언더게이트 설계를 갖는 전계 방출 소자가, 특히 전자 방출 재료로서 탄소 나노튜브(CNT)가 사용되는 경우, 예상치못한 결함을 갖는다는 것을 밝혀내었다. 게이트 전극에 바이어스를 인가함으로써 방출이 얻어질 수 있지만, 애노드 전압이 턴오프(turn-off)되면, 애노드 전압이 다시 턴온될 때 방출 전류가 허용할 수 없게 낮은 수준으로 강하된다. 방출 전류를 바람직하게 높은 수준으로 회복시키기 위해, 게이트 전압은 그 이전의 수준에 비해 상당히 증가되어야 한다. 애노드 전압이 오프 및 온의 사이클을 이룰 때마다 이러한 동일한 효과가 일어난다. 이러한 효과가 한번 시작되면 영구적이라는 것이 또한 밝혀졌고, 허용가능한 수준의 방출 전류를 얻기 위해 점점 증가하는 더 높은 게이트 전압 요건의 이러한 경향을 바꿀 수 있는 것은 어느 것도 발견되지 않았다. 이는 가장 바람직하지 않은 결점인데, 그 이유는 어떠한 상업적 소비자 전자기기 소자에서도 애노드 전압이 연속적으로 인가될 것이라고 예상하는 것이 불가능하기 때문이다. 더구나, 오프/온 사이클의 효과를 상쇄하고 충분한 방출 전류를 생성하기 위해 필요한 점점 증가하는 많은 양의 게이트 전압은, 요구되는 게이트 전압이 소자의 항복 강도를 초과하기 전에 소자가 수 회만 턴오프 및 턴온될 수 있게 하는 것이다.

미국 특허 제5,760,535호는 탑게이트 설계 및 전하 소산층(charge dissipation layer)을 갖는 전계 방출 트라이오드 소자를 기술하고 있다. 최(Choi) 등의 문헌[Diamond and Related Materials 10 (2001) 1705-1708]은 언더게이트 설계 및 CNT 전자 전계 이미터를 갖는 전계 방출 트라이오드 소자를 기술하고 있다. 그럼에도 불구하고, 오프/온 전력 사이클의 유해한 영향을 최소화시키거나 완전히 피할 수 있는 전계 방출 트라이오드 소자에 대한 필요성이 남아 있다.

본 발명은 전계 방출 트라이오드 소자로서, 소자가 반복적인 오프/온 사이클에 처해지는 사용 동안에 바람직한 정도의 안정성을 특징으로 하는 전류의 양을 전자 전계 이미터가 발생시키는 전계 방출 트라이오드 소자에 관한 것이다. 본 발명은 또한 그러한 트라이오드 소자에 사용하기에 적합한 캐소드 조립체에 관한 것이다.

본 발명의 소자들 및 캐소드 조립체들 중 일부의 것의 특징부들은 다양한 그러한 특징부들을 함께 조합한 본 발명의 하나 이상의 특정 실시 형태들과 관련하여 본 명세서에 기술된다. 그러나, 본 발명의 범주는 임의의 특정 실시 형태 내의 소정의 특징부만의 설명에 의해 제한되지 않으며, 본 발명은 또한 (1) 임의의 설명된 실시 형태의 모든 특징부들보다 적은 하위 조합(subcombination)(그러한 하위 조합은 그 하위 조합을 형성하기 위하여 생략되는 특징부가 없음을 특징으로 할 수 있음); (2) 임의의 설명된 실시 형태의 조합 내에 개별적으로 포함된 각각의 특징부; 및 (3) 둘 이상의 설명된 실시 형태의 선택된 특징부만을, 선택적으로는 본 명세서의 어딘가 다른 곳에 개시된 다른 특징부와 함께, 그룹화하여 형성된 특징부들의 다른 조합을 포함한다.

본 발명의 전계 방출 트라이오드 소자들의 특정 실시 형태들 중 일부는 하기와 같이 기술된다:

본 발명의 소자들의 하나의 그러한 실시 형태는, (a) (i) 기판, (ii) 기판 상에 배치된 전도성 게이트 전극, (iii) 게이트 전극 상에 배치된 절연층, (iv) 절연층 상에 배치되고 전기 표면 저항(electrical sheet resistance)이 약 1 x 10¹⁰ 내지 약 1 x 10¹⁴ ohm/square인 전하 소산층, (v) 전하 소산층 상에 배치된 캐소드 전극, 및 (vi) 캐소드 전극과 접촉하여 있는 전자 전계 이미터를 포함하는 캐소드 조립체; 및 (b) 애노드를 포함하는 전계 방출 트라이오드 소자를 제공한다.

본 발명의 소자들의 다른 실시 형태는, (a) (i) 기판, (ii) 기판 상에 배치된 전도성 게이트 전극, (iii) 게이트 전극 상에 배치된 절연층, (iv) 절연층 상에 배치된 캐소드 전극, (v) 캐소드 전극 및 절연층 상에 배치되고 전기 표면 저항이 약 1 x 10¹⁰ 내지 약 1 x 10¹⁴ ohm/square인 전하 소산층, 및 (vi) 전하 소산층 상에 배치된 전자 전계 이미터를 포함하는 캐소드 조립체; 및 (b) 애노드를 포함하는 전계 방출 트라이오드 소자를 제공한다.

본 발명의 소자들의 추가의 실시 형태는, (a) (i) 기판, (ii) 기판 상에 배치된 전도성 게이트 전극, (iii) 게이트 전극 상에 배치된 절연층, (iv) 절연층 상에 배치된 캐소드 전극, (v) 캐소드와 접촉하여 있는 전자 전계 이미터, 및 (vi) 절연층, 캐소드 전극 및 전자 전계 이미터 상에 배치되고 전기 표면 저항이 약 1 x 10¹⁰ 내지 약 1 x 10¹⁴ ohm/square인 전하 소산층을 포함하는 캐소드 조립체; 및 (b) 애노드를 포함하는 전계 방출 트라이오드 소자를 제공한다.

본 발명의 캐소드 조립체들의 특정 실시 형태들 중 일부는 하기와 같이 기술된다:

본 발명의 캐소드 조립체들의 하나의 그러한 실시 형태는, (a) 기판, (ii) 기판 상에 배치된 전도성 게이트 전극, (iii) 게이트 전극 상에 배치된 절연층, (iv) 절연층 상에 배치되고 전기 표면 저항이 약 1 x 10¹⁰ 내지 약 1 x 10¹⁴ ohm/square인 전하 소산층, (v) 전하 소산층 상에 배치된 캐소드 전극, 및 (vi) 캐소드 전극과 접촉하여 있는 전자 전계 이미터를 포함하는 캐소드 조립체를 제공한다.

본 발명의 캐소드 조립체들의 다른 실시 형태는, (i) 기판, (ii) 기판 상에 배치된 전도성 게이트 전극, (iii) 게이트 전극 상에 배치된 절연층, (iv) 절연층 상에 배치된 캐소드 전극, (v) 캐소드 전극 및 절연층 상에 배치되고 전기 표면 저항이 약 1 x 10¹⁰ 내지 약 1 x 10¹⁴ ohm/square인 전하 소산층, 및 (vi) 전하 소산층 상에 배치된 전자 전계 이미터를 포함하는 캐소드 조립체를 제공한다.

본 발명의 캐소드 조립체들의 추가의 실시 형태는, (i) 기판, (ii) 기판 상에 배치된 전도성 게이트 전극, (iii) 게이트 전극 상에 배치된 절연층, (iv) 절연층 상에 배치된 캐소드 전극, (v) 캐소드와 접촉하여 있는 전자 전계 이미터, 및 (vi) 절연층, 캐소드 전극 및 전자 전계 이미터 상에 배치되고 전기 표면 저항이 약 1 x 10¹⁰ 내지 약 1 x 10¹⁴ ohm/square인 전하 소산층을 포함하는 캐소드 조립체를 제공한다.

본 발명의 소자들 및 캐소드 조립체들의 기타 실시 형태들은 실질적으로 도 6, 도 10, 도 11, 도 13, 도 14, 도 16 또는 도 17 중 임의의 하나 이상에서 도시되거나 설명된 바와 같은 임의의 장치 또는 소자로 구성된다.

<도 1>
도 1은 언더게이트 설계를 갖는 통상적인 종래 기술의 전계 방출 소자의 측면도.
<도 2>
도 2는 대조군 A에 개시된 바와 같은, 언더게이트 설계를 갖는 전계 방출 소자의 캐소드 조립체의 평면도.
<도 3>
도 3은 대조군 A에 개시된 바와 같은, 언더게이트 설계를 갖는 전계 방출 소자의 측면도.
<도 4>
도 4는 대조군 A에 개시된 전계 방출 소자로부터 얻어진 방출 패턴의 이미지. 이 이미지는 애노드 전압이 처음으로 턴오프되기 전에 캡쳐되었다.
<도 5>
도 5는 대조군 A에 개시된 전계 방출 소자에서 애노드 전압이 턴오프되고 나서 다시 턴온되는 4회 동안 특정 방출 전류를 달성하는 데 요구되는 게이트 전압을 나타내는 도면.
<도 6>
도 6은 실시예 1에 개시된 바와 같은, 언더게이트 설계 및 전하 소산층을 갖는 전계 방출 소자의 측면도.
<도 7>
도 7은 실시예 1에 개시된 전계 방출 소자로부터 얻어진 방출 패턴의 이미지. 이 이미지는 애노드 전압이 턴오프되고 나서 다시 턴온된 후에 캡쳐되었다.
<도 8>
도 8은 실시예 1에 개시된 전계 방출 소자의 캐소드 기판을 통해 볼 때의 방출 패턴의 이미지. 이 이미지는 애노드 전압이 5회 턴오프되고 나서 다시 턴온된 후에 캡쳐되었다.
<도 9>
도 9는 실시예 1에 개시된 전계 방출 소자의 캐소드 기판 및 확산기를 통해 보여지는 방출 패턴의 이미지.
<도 10>
도 10은 실시예 2에 개시된 바와 같은, 언더 게이트 설계와 전하 소산층, 이미터 라인, 및 그리드 캐소드 전극(이 순서대로 침착됨)을 갖는 전계 방출 소자의 캐소드 조립체의 평면도.
<도 11>
도 11은 실시예 2에 개시된 전계 방출 소자의 측면도.
<도 12>
도 12는 실시예 2에 개시된 전계 방출 소자로부터 얻어진 방출 패턴의 이미지.
<도 13>
도 13은 실시예 3에 개시된 바와 같은, 언더게이트 설계와 캐소드 전극 라인, 전하 소산층, 및 교차하는 이미터 라인들(이 순서대로 침착됨)을 갖는 전계 방출 소자의 캐소드 조립체의 평면도.
<도 14>
도 14는 실시예 3에 개시된 전계 방출 소자의 측면도.
<도 15>
도 15는 실시예 3에 개시된 전계 방출 소자로부터 얻어진 방출 패턴의 이미지.
<도 16>
도 16은 실시예 4에 개시된 바와 같은, 언더게이트 설계와 캐소드 전극 라인, 교차하는 이미터 라인들, 및 박막 전하 소산층(이 순서대로 침착됨)을 갖는 전계 방출 소자의 캐소드 조립체의 평면도.
<도 17>
도 17은 실시예 4에 개시된 전계 방출 소자의 측면도.
<도 18>
도 18은 실시예 4에 개시된 전계 방출 소자로부터 얻어진 방출 패턴의 이미지.

언더게이트 설계를 가지며 캐소드 조립체 및 애노드 조립체를 포함하는 전계 방출 트라이오드들이 본 명세서에 기술된다. 또한, 기판, 캐소드 전극, 게이트 전극, 전자 전계 이미터, 절연층 및 전하 소산층을 특정 순서 없이 포함하는 캐소드 조립체가 또한 본 명세서에 기술된다. 본 명세서에서 사용되는 애노드 조립체는 전형적으로 기판, 애노드 전극, 및 인광체층을 포함한다. 본 발명의 캐소드 조립체에 그리고 이에 따라 궁극적으로 본 발명의 전계 방출 소자에 전하 소산층을 포함시키는 것은, 통상의 사용에 수반되는 전력 오프/온 사이클 동안 허용가능한 수준의 방출 전류를 유지하기 위하여 캐소드 전극에 인가되는 전압을 연속적으로 증가시켜야 하는 바람직하지 않은 필요성을 감소시키거나 제거한다. 이에 의해, 본 발명의 그러한 전계 방출 트라이오드 소자에 훨씬 더 안정적인 방출 전류가 제공된다.

도 1은 언더게이트 설계를 갖는 통상적인 종래 기술의 전계 방출 트라이오드 소자의 기하학적 배열형상을 도시하는데, 이는 전하 소산층을 포함하지 않으므로, 본 발명의 소자 및 캐소드 조립체와의 비교에 유용한 점으로서 역할할 것이다. 도 1의 소자는 기판 재료(1.2) 상에 존재하는 하나 이상의 게이트 전극(1.1)을 포함한다. 게이트 전극(들)은 상부에 존재하는 하나 이상의 절연 유전체층(1.3)으로 덮인다. 유전체층(들) 상에는 하나 이상의 캐소드 전극(1.4)이 존재하여 있고, 전자 방출 재료(1.5)가 캐소드 전극과 전기 접촉하여 있다. 하나 이상의 애노드 전극(1.8)을 포함하는 애노드 기판(1.7)을 포함하는 애노드 조립체가 캐소드 전극 및 게이트 전극에 대향하여 위치되어 절연 스페이서(1.6)에 의해 지지된다. 이러한 애노드 기판은 광의 방출을 위한 인광체 코팅(1.9)을 포함할 수 있고, 스페이서의 사용을 통해 일정 거리에서 유지될 수 있다. 게이트 전극에 양전위를 인가함으로써 캐소드 전극과 접촉하여 있는 전자 방출 재료로부터의 전계 방출이 달성된다. 이어서, 애노드 전극에 인가된 별도의 양전위가 방출 재료로부터 방출된 전자를 애노드로 끌어당긴다. 애노드 조립체가 인광체 층을 포함한다면, 전자 충돌은 가시광 방출을 생성할 것이다.

본 명세서에 기술되는 전계 방출 트라이오드 소자에서, 캐소드 조립체에 추가의 구성요소, 즉 전하 소산층이 부가된다. 전하 소산층은 ASTM D257-07 "절연 재료의 전도성 또는 DC 저항에 대한 표준 시험 방법"(Standard Test Methods for DC Resistance or Conductance of Insulating Materials)에 따라 전위계로 측정될 때 약 1 x 10¹⁰ 내지 약 1 x 10¹⁴ ohm/square의 표면 저항을 가질 것이다. 상기 범위 내의 선택된 저항은 층의 두께를 조절함으로써 얻어질 수 있는데, 이는 층을 제조하는 재료의 고유 저항에 따라 약 10 내지 약 50 옹스트롬으로부터 약 0.1 내지 약 5 마이크로미터까지의 범위일 수 있다. 전하 소산층은 접지에 과잉의 전하를 전도할 것이다.

본 발명의 전계 방출 트라이오드 소자에의 전하 소산층의 포함은 전하 소산층이 존재할 수 있는 캐소드 조립체에서의 위치에 대한 몇몇 대안이 있으므로 많은 방식으로 구현될 수 있다. 일 실시 형태의 구성에서, 예를 들어, 전하 소산층은 캐소드 전극 및 전자 방출 재료의 침착 전에, 유전체 재료로부터 형성되는 절연 층의 상부 상에 배치될 수 있다. 따라서, 일단 전하 소산층이 형성되면, 전하 소산층의 상부 상에 캐소드 전극이 배치될 수 있다. 이어서, 전자 전계 이미터가 캐소드 전극과 접촉하여 배치될 수 있다. 전자 전계 이미터는 캐소드 전극의 상부 상에 전체적으로 위치될 수 있거나, 또는 전기 접촉을 성립시키도록 일부 부분이 캐소드 전극과 접촉하고 일부 부분이 전하 소산층의 상부 상에 직접 위치될 수 있다. 이러한 유형의 구성이 도 6에 도시되어 있다.

대안적인 실시 형태의 구성은, 먼저 전자 소산층 상에 전자 전계 이미터의 전자 방출 재료를 배치하고, 이어서 전자 전계 이미터의 상부 상에 캐소드 전극을 위치시키는 것이다. 이러한 것은 캐소드 전극의 상부 상으로부터 전자 방출 재료를 제거하는 이점을 갖는데, 이는 "핫 스폿(hot spot)"으로 또한 알려져 있는 애노드 전위로부터의 언게이티드 방출(ungated emission)을 생성하기 쉬운 배열이다. 전자 방출 재료가 충분한 전도성을 가진다면, 이는 캐소드 전극 및 전자 전계 이미터 둘 모두로서 작용할 수 있다. 이러한 접근법이 또한 "핫 스폿"의 발생을 야기할 수 있지만, 패턴화 및 정렬 단계의 제거는 일부 상황에서 그 사용 가치가 있을 수 있다. 이러한 유형의 구성이 도 11에 도시되어 있다.

다른 실시 형태의 구성에서, 전하 소산층은 캐소드 전극의 상부 상에 그리고 전자 전계 이미터의 전자 방출 재료 아래에 위치될 수 있다. 발생할 수 있는 임의의 표면 대전을 소산시키는 것에 더하여, 이러한 경우에서의 전하 소산층은 또한 밸러스트 저항(ballast resistor)으로서 작용한다. 밸러스트 저항은 전계 방출 소자에서 "핫 스폿"의 개수를 감소시키기 위한 목적과 양립가능한 목적인 보다 양호한 방출 균일성을 달성하기 위해 소자에 종종 사용된다. 이러한 유형의 구성이 도 14에 도시되어 있다.

또 다른 실시 형태의 구성에서, 전하 소산층은 캐소드 전극 및 전자 전계 이미터가 유전체 절연층 상에 배치된 후에 형성될 수 있다. 이는 소자 전체에 걸쳐 전자 소산 재료의 박막 침착을 통해 또는 노출된 유전체의 영역 상에의 전하 소산 재료의 패턴화 스크린 인쇄에 의해 행하여짐으로써, 전하 소산층을 형성할 수 있다. 이러한 접근법의 이점은 게이트 전극과 캐소드 전극 사이의 거리가 후막으로서 제조된 전하 소산층의 존재에 의해 증가되지 않는다는 것이다. 이러한 유형의 구성이 도 17에 도시되어 있다.

전하 소산층의 제조에 적합한 재료에는, 제한없이, 자기(세라믹), 운모, 유리, 플라스틱, 예를 들어 에폭시, 폴리카르보네이트, 폴리이미드, 폴리스티렌 및 폴리(테트라플루오로에틸렌), 및 알루미늄, 규소, 주석 및 티타늄과 같은 다양한 금속의 산화물 및 질화물과 같은 전형적인 유전체(즉, 절연) 재료들 중 하나 또는 이들의 혼합물이 포함된다. 이어서, 선택된 유전체 재료(들)는 원하는 표면 저항을 얻기 위해 전도성 재료의 입자로 도핑될 수 있다. 그러한 도핑 목적을 위해 사용하기에 적합한 전도성 재료에는 안티몬, 금, 백금, 은 또는 텅스텐, 인듐 도핑된 주석 산화물 또는 불소 도핑된 주석 산화물과 같은 전도성 금속 산화물 입자, 또는 규소와 같은 반도체 입자가 포함된다. 사용되는 입자에 따라, 유전체 재료와 도펀트의 조합된 중량을 기준으로 0.1 중량% 내지 30 중량%의 도핑 수준이 원하는 표면 저항을 달성하는 데 요구될 수 있다.

전하 소산층을 형성하는 데 사용하기에 적합한 다른 재료에는, 제한없이, 혼합 원자가 산화물, 예를 들어 코발트 철 산화물 (CoO·Fe₂O₃ 또는 CoFe₂O₄), 니켈 철 산화물 (NiO·Fe₂O₃ 또는 NiFe₂O₄), 또는 니켈 아연 철 산화물 ([NiO+ZnO]₁ Fe₂O₃ 또는 [Ni+Zn]₁Fe₂O₄), 망간 아연 철 산화물([MnO+ZnO]₁ Fe₂O₃)가 포함되거나, 또는 심지어 철-철 산화물 (FeO, Fe₂O₃)의 가장 간단한 경우가 사용될 수 있다. 이들 재료는 일반적으로 페라이트로 알려져 있다. 이들은 바륨 철 산화물 및 스트론튬 철 산화물 유형의 페라이트 재료를 포함한다. 벌크 다결정질 형태의 CoFe₂O₄가 다양한 응용에서 유용한 선택일 수 있다. 또한, 혼합 원자가 산화물, 예를 들어 가돌리늄 철 산화물 (Gd₃Fe₅O₁₂), 란타늄 니켈 산화물 (LaNiO₃), 란타늄 코발트 산화물 (LaCoO₃) 란타늄 크롬 산화물 (LaCrO₃), 란타늄 망간 산화물 (LaMnO₃), 및 이들을 기재로 하는 개질된 재료, 예를 들어 란타늄 스트론튬 망간 산화물 (La_0.67Sr_0.33MnO_x), 란타늄 칼슘 망간 산화물 (La_0.67Ca_0.33MnO_x), 또는 이트륨 바륨 구리 산화물 (Y₁Ba₂Cu₃O_x)이 또한 사용될 수 있다. 이들 재료는 일반적으로 희토류 및 비희토류 혼합 금속 산화물로 알려져 있다.

전하 소산층의 박막을 형성하는 데 사용하기에 적합한 재료에는, 크롬, 금, 백금, 은 또는 텅스텐; 인듐 도핑된 주석 산화물, 안티몬 도핑된 주석 산화물, 또는 불소 도핑된 주석 산화물과 같은 전도성 금속 산화물; 또는 약 10¹⁰ 내지 약 10¹⁴ ohm/square의 표면 저항을 갖는 비정질 규소와 같은 반도체가 포함된다.

다른 실시 형태에서, 전하 소산층은 광 차단 또는 광 확산과 같은 부가적인 기능을 제공하도록 안료 또는 광 산란 중심과 같은 기능 성분을 함유하는 조성물로부터 제조될 수 있다.

전자 전계 이미터를 형성하는 전자 방출 재료로서 본 발명에 사용하기에 적합한 재료에는 탄소, 다이아몬드-유사 탄소, 반도체, 금속 또는 이들의 혼합물과 같은 침상(acicular) 재료가 포함된다. 본 명세서에 사용되는 바와 같이, "침상"은 종횡비(aspect ratio)가 10 이상인 입자를 의미한다. 침상 탄소는 다양한 유형의 것일 수 있다. 탄소 나뉴튜브가 바람직한 침상 탄소이며, 단일벽 탄소 나노튜브가 특히 바람직하다. 개개의 단일벽 탄소 나노튜브는 극히 작으며, 전형적으로 직경이 약 1.5 ㎚이다. 탄소 나노튜브는 아마도 sp² 혼성 탄소로 인해 그래파이트-유사(graphite-like)로 때때로 기술된다. 탄소 나노튜브의 벽은 그래핀 시트(graphene sheet)를 말아 형성된 원통으로서 생각될 수 있다. 작은 금속 입자 상에서의 탄소 함유 가스의 촉매 분해로부터 성장된 탄소 섬유가 또한 침상 탄소로서 유용하며, 탄소 섬유 각각은 섬유 축에 대하여 소정 각도로 배열된 그래핀 소판(graphene platelet)을 가져 탄소 섬유의 주연부가 본질적으로 그래핀 소판들의 에지(edge)로 이루어지게 한다. 각도는 예각 또는 90°일 수 있다. 침상 탄소의 다른 예는 폴리아크릴로니트릴계(PAN계) 탄소 섬유 및 피치계(pitch-based) 탄소 섬유이다.

캐소드 조립체 또는 애노드 조립체에서의 기판은 다른 층들이 부착될 임의의 재료일 수 있다. 규소, 유리, 금속, 또는 알루미나와 같은 내화 재료가 기판으로서 역할할 수 있다. 디스플레이 응용의 경우, 바람직한 기판은 유리이고, 소다 석회 유리가 특히 바람직하다. 언더게이트 전극, 캐소드 전극 및/또는 애노드 전극의 제조에 있어서 본 발명에서의 사용에 적합한 재료에는, 제한없이, 텅스텐, 주석, 백금, 니켈의 산화물, 알루미늄, 몰리브덴, 금, 및 은이 포함된다.

캐소드 조립체에 전하 소산층을 형성하는 하나의 방법은 침착, 예를 들어 원하는 표면 저항을 달성하도록 전도성 재료로 도핑된 후막 유전체 페이스트(paste)의 스크린 인쇄에 의한 것이다. 대안적인 방법은 원하는 표면 저항을 달성하도록 규소와 같은 저항성 재료의 박막 코팅을 적용하는 것이다.

본 발명의 캐소드 조립체 및 궁극적으로 본 발명의 전계 방출 트라이오드 소자에 사용하기 위한 전자 전계 이미터는, 원하는 표면에 방출 재료를 부착하기 위해 필요한 바대로, 전자 방출 재료를 그러한 유리 프릿(frit), 금속성 분말 또는 금속성 페인트 (또는 이들의 혼합물)와 혼합함으로써 제조될 수 있다. 전자 방출 재료의 부착 수단은, 캐소드 조립체가 제조되는 조건 및 그 캐소드 조립체를 포함하는 전계 방출 소자가 동작되는 조건을 견뎌야 하고, 이러한 조건 하에서 부착 수단의 완전성을 유지하여야 한다. 이들 조건은 전형적으로 최대 약 450℃의 온도 및 진공 조건을 포함한다. 그 결과로서, 유기 재료는 일반적으로 표면에 입자를 부착하기에 적용가능하지 않으며, 탄소에 대한 많은 무기 재료의 불량한 점착은 사용될 수 있는 재료의 선택을 더욱 제한한다. 따라서, 바람직한 방법은, 유리 프릿(예를 들어, 납 또는 비스무스 유리 프릿), 금속성 분말 또는 금속성 페인트 (또는 이들의 혼합물)와 전자 방출 재료를 함유하는 후막 페이스트를 원하는 패턴으로 표면에 스크린 인쇄하고 나서, 건조되어진 패턴화된 페이스트를 소성하는 것이다. 매우 다양한 응용을 위해, 예를 들어 보다 미세한 분해능을 요구하는 응용들을 위해, 바람직한 방법은 광개시제 및 광경화성 단량체를 또한 함유하는 페이스트를 스크린 인쇄하는 단계, 건조된 페이스트를 광패턴화하는 단계, 및 패턴화된 페이스트를 소성하는 단계를 포함한다.

페이스트 혼합물은 예를 들어 165 내지 400 메쉬 스테인레스강 스크린을 사용함으로써, 잘 알려진 스크린 인쇄 기술을 사용하여 스크린 인쇄될 수 있다. 후막 페이스트는 연속 필름으로서 또는 원하는 패턴의 형태로 침착될 수 있다. 표면이 유리일 때, 페이스트는 약 350℃ 내지 약 550℃, 바람직하게는 약 450℃ 내지 약 525℃ 의 온도에서 약 10분 동안 질소 내에서 소성된다. 산소가 없는 분위기라면, 더 높은 소성 온도를 견딜수 있는 표면에 이 소성 온도가 사용될 수 있다. 그러나, 페이스트 내의 유기 성분은 350 내지 450℃ 에서 효과적으로 휘발되어, 전자 방출 재료와 유리 및/또는 금속 전도체로 구성된 복합재의 층을 남긴다. 스크린 인쇄된 페이스트가 광패턴화될 것이라면, 페이스트는 또한 광개시제; 현상가능한 결합제; 및 예를 들어 적어도 하나의 중합성 에틸렌 기를 갖는 적어도 하나의 부가 중합성 에틸렌계 불포화 화합물로 구성된 광경화성 단량체를 포함할 수 있다.

전자 전계 이미터에 더하여 캐소드 조립체의 층 또는 구성요소의 형성, 또는 애노드 조립체의 층 또는 구성요소의 형성은, 전술된 것들과 유사한 후막 인쇄 방법에 의해, 또는 필요한 경우 마스크 및 광이미지형성가능 재료의 사용을 수반할 수 있는 스퍼터링 또는 화학 증착과 같은 당업계에 공지된 다른 방법에 의해 달성될 수 있다.

캐소드 조립체의 다양한 구성요소의 침착은 층을 형성하기 위한 후막 또는 박막의 침착으로서 본 명세서의 여러 곳에서 기술되지만, 그리고 측면도에서 볼 때 캐소드 조립체의 다양한 구성요소들이 이에 의해 층으로서 특징지워지는 것으로 보일 수 있지만, 본 명세서에서 사용되는 용어 "층"은 캐소드 조립체 또는 전계 방출 소자의 구성요소가 완전히 평면이거나 완전히 연속적일 것을 반드시 요구하는 것은 아니다. 형상 및 레이아웃(layout) 측면에서, 층으로 불리거나 층으로서 특징지워지는 구성요소는, 다양한 실시 형태에서, 스트립(strip), 선(line) 또는 그리드(grid), 또는 불연속적이지만 전기적으로 접속된 패드(pad), 페그(peg) 또는 포스트(post)들의 어레이일 수 있거나 이와 비슷할 수 있다. 따라서, 단일 층이 캐소드 전극, 게이트 전극, 전하 소산층, 절연층 및/또는 전자 전계 이미터의 요소의 위치 선정을 위한 복수의 위치를 제공할 수 있고, 따라서 본 발명의 소자는 개별적으로 어드레스가능한 픽셀들의 어레이를 제공할 수 있는 복수의 이러한 종류들 각각의 구성요소들을 포함할 수 있다.

본 발명의 전계 방출 트라이오드 소자의 동작은, 전계 방출 전류의 생성을 위해 전자 전계 이미터에 전력을 공급하도록, 게이트 전극과 애노드 전극에, 소자 외부의 접지된 전압원(도시되지 않음)을 통하여, 하기의 실시예에서 사용되는 전압을 포함하는 범위 내의 적절한 전위를 인가하는 것을 포함한다.

본 발명의 전계 방출 트라이오드 소자는 평판 패널 컴퓨터 디스플레이, 텔레비전 및 기타 유형의 디스플레이에, 그리고 진공 전자 장치, 방출 게이트 증폭기, 클라이스트론(klystron) 및 조명 장치에 사용될 수 있다. 이들은 특히 대면적 평판 패널 디스플레이, 즉 크기가 76 ㎝ (30 in) 초과인 디스플레이에 특히 유용하다. 평판 패널 디스플레이는 평면이거나 곡선형일 수 있다. 이들 장치는 모든 목적을 위해 본 명세서의 일부로서 전체적으로 참조로 포함된, 미국 특허 출원 제2002/0074932호에 보다 구체적으로 기술되어 있다.

본 발명의 소자에 전하 소산층을 채용하는 것의 이점들 중 하나는, 다수의 오프/온 사이클을 통한 방출 전류의 안정성 및 일관성이 개선된다는 것이다. 그러나, 소자가 생성할 수 있는 방출 전류의 전체 양 중 만약에 있다면 많은 것을 희생함이 없이 이러한 효과가 얻어지며, 일부 경우에 방출 전류의 양은 최대 10 배만큼 증가된다. 이는, 전하 소산층의 존재가 차폐와 같은 조건으로 인해 게이트 전극의 유효성의 감소, 증가된 두께를 통해 유효 전기장의 감소를 야기할 것이라고 보통 생각될 수 있음을 고려하면, 귀중한 결과이다. 다수의 오프/온 사이클을 통해 방출 전류가 안정적이고 높은 상태로 남아 있다는 사실은, 본 발명의 소자의 동작시 전자 전계 이미터 열화가 거의 또는 전혀 발생하고 있지 않음을 나타내는데, 이는 또한, 장치에 전력이 공급될 때 존재할 수 있고 표면 대전으로 인해 동작 동안에 존재할 수 있는 높은 전류 부하를 고려하면, 귀중한 결과이다.

실시예

본 발명의 전계 방출 트라이오드 소자의 유리한 특성 및 효과를 후술되는 바와 같이 일련의 실시예 (실시예 1 내지 실시예 4)에서 볼 수 있다. 이들 실시예의 기초가 되는 본 발명의 장치의 실시 형태는 단지 예시적이며, 본 발명을 예시하기 위한 이들 실시 형태의 선택은 실시예에 기술된 것 이외의 구성요소, 설계 또는 구성이 본 발명을 실시하는 데 적합하지 않거나, 또는 이들 실시예에 기술된 것 이외의 요지가 첨부된 특허청구범위 및 그 등가물의 범주로부터 배제됨을 나타내는 것은 아니다. 실시예 1 내지 실시예 4의 의미는 이 실시예들로부터 얻어진 결과를 전하 소산층을 포함하지 않는 전계 방출 트라이오드 소자를 수반하는 대조군 A로부터 얻은 결과와 비교함으로써 더 잘 이해될 수 있다.

대조군 A

도 2 및 도 3은 언더게이트 설계를 갖는 전계 방출 트라이오드 소자의 캐소드 조립체의 평면도 및 상기 전계 방출 트라이오드 소자의 측면도를 각각 도시한다. 5.1 ㎝ x 5.1 ㎝ (2" x 2") 유리 기판(2.1, 3.1)을 사용하여 캐소드 조립체를 구성하였다. 기판 상의 ITO 코팅(2.2, 3.2)을 에칭하여 게이트 전극을 형성하였다. 기판 상에 후막 유전체 페이스트를 스크린 인쇄하고, 5분 동안 125 ℃에서 건조시키고, 20분 동안 550℃의 피크 온도로 공기 중에서 소성하였다. 동일한 절차를 사용하여 유전체 페이스트의 제2 층을 상기 제1 층 상에 스크린 인쇄하였다. 이들 2개의 유전체 페이스트의 소성된 층들의 조합된 두께는 9.3 ㎛이며, 500 V를 초과하는 항복 강도를 갖는 절연층(2.3, 3.3)을 형성하였다. 후막 은 페이스트를 사용하여 절연층의 표면 상에 캐소드 전극(2.4, 3.4)을 스크린 인쇄하였다. 그리고 나서, 캐소드 전극의 층을 5분 동안 125℃에서 건조시키고, 10분 동안 550℃의 피크 온도로써 소성하였다.

전자 방출 재료를 포함할 캐소드 전극(2.5, 3.5)의 활성 영역은 1.5 ㎜의 간격으로 이격된 100 ㎛ 폭 라인들의 그리드로 이루어졌다. 전자 방출 재료로서 탄소 나노튜브를 포함하는 후막 페이스트를 캐소드 전극 상에 스크린 인쇄하였다. 후속적으로, 페이스트를 5분 동안 125℃에서 건조시키고, 420℃의 피크 온도에 의해 질소 환경에서 소성하였다. 활성 방출 영역 내의 캐소드 전극의 모든 에지가 대략 100 ㎛ 폭인 전자 방출 재료의 라인과 접촉하게 되도록 전자 전계 이미터(2.6, 3.6)의 패턴을 패턴화하였다. 그리고 나서, 전자 전계 이미터 상에 접착 테이프 조각을 라미네이팅하고, 후속적으로 제거하였다. 이러한 공정은 전자 전계 이미터를 균열시켜 전자 전계 이미터의 "활성화된" 표면을 노출시키는 것으로 알려져 있다.

그리고 나서, 인광체 코팅(3.9)을 갖는 ITO 코팅된 5.1 ㎝ x 5.1 ㎝ (2" x 2") 유리 기판(3.8)으로 이루어진 애노드 플레이트에 대향하여 활성화된 캐소드 조립체를 장착하였다. 4 ㎜ 두께의 스페이서(2.7, 3.7)를 사용하여 캐소드 조립체와 애노드 조립체 사이의 거리를 유지하였다. 은 페인트 및 구리 테이프를 사용하여 ITO 게이트 전극, 은 캐소드 전극, 및 ITO 애노드 전극(3.10)에 대해 전기 접촉이 이루어졌다. 도 3에 도시된 소자를 1.3x10^-3 Pa (1x10^-5 Torr) 미만의 압력으로 배기된 진공 챔버 내에 장착하였다.

애노드 전극에 1.7 ㎸의 DC 전압을 인가하였다. 60 ㎐의 반복률 및 60 μs의 펄스 폭을 갖는 펄스형 구형파를 게이트 전극에 인가하였다. 캐소드 전극을 접지 전위로 유지하였다. 펄스형 게이트 전압이 200 V에 도달했을 때, 측정된 DC 방출 전류는 7.7 ㎂였다. 이러한 방출 패턴의 이미지가 도 4에 나타나 있다.

그리고 나서, 애노드 전압을 턴오프하고, 이어서 다시 턴온하였으며, 애노드 전압의 이러한 오프/온 사이클 후에, 방출 전류가 완전히 사라졌다. 애노드 전압을 1.75 ㎸로 상승시켰고, 펄스형 게이트 전압을 천천히 상승시켰다. 275 V 의 펄스형 게이트 전압에서, 전류는 0.6 ㎂였다. 펄스형 게이트 전압이 300 V에 도달했을 때, 방출 전류는 8.7 ㎂였고, 원래의 방출 전류를 다시 얻기 위해서는 게이트 전위에서 100 V의 증가가 필요하였다. 그리고 나서, 애노드 전압을 2.0 ㎸로 증가시켰고, 이는 300 V의 펄스형 게이트 전압을 가지고서 12.4 ㎂의 방출 전류가 얻어지게 하였다.

그리고 나서, 애노드 전압을 다시 턴오프하였고, 애노드 전압을 다시 턴온했을 때, 방출 전류는 완전히 사라졌다. 방출을 다시 달성하기 위해, 0.4 ㎂의 전류가 달성되는 375 V로 게이트 전압을 증가시켰다. 400 V에서, 전류는 1.5 ㎂였지만, 10.5 ㎂로 점차적으로 증가하였다. 다시 한번, 이전의 방출 전류를 다시 얻기 위해 게이트 전위에서의 100 V의 증가가 필요하였다. 그리고 나서, 방출 전류가 다시 한번 손실될 것인지 여부를 보기 위하여 애노드 전압을 천천히 낮추었다. 애노드 전압이 2.0 ㎸로 복귀되었을 때, 방출 전류는 0.0 ㎂였다.

이러한 효과가 대기와의 접촉에 의해 없어질 수 있는지 여부를 보기 위하여 샘플을 진공 시스템으로부터 꺼냈다. 그러나, 샘플을 챔버 내로 다시 로딩하고 2.0 ㎸의 애노드 전위 및 400 V의 게이트 전압을 인가하였을 때, 수 개의 개별 블링킹 스폿(blinking spot)들로부터 0.1 ㎂의 방출만이 보였다. 400 V는 이들 소자들이 정상 동작시 견딜 것으로 예상될 수 있는 최대 전압에 가깝다. 애노드 전압이 제거될 때마다의 요구되는 게이트 전압의 급격한 증가는 이들 소자들을 현실 세계의 응용에서 사용할 수 없게 한다. 도 5는 애노드 전압이 턴온되는 4회 동안 다양한 방출 전류를 달성하는 데 요구되는 게이트 전압을 나타낸다.

실시예 1

대조군 A에서 시험한 샘플과 거의 동일한 구조를 갖는 다른 전계 방출 트라이오드 소자의 샘플을 제조하였다. 실시예 1의 소자의 측면도에서, 도 6은 도 3과 유사한 방식으로, 캐소드 조립체의 기판(6.1), ITO 게이트 전극(6.2), 유전체의 이중층으로 형성된 절연층(6.3), Ag 캐소드 전극(6.4, 6.5), CNT 전자 방출 재료(6.6), 스페이서(6.7), 인광체(6.9), ITO 애노드 전극(6.10), 및 애노드 조립체를 위한 애노드 기판(6.8)을 도시한다. 본 실시예에서 제조된 샘플 소자와 대조군 A에서 제조된 샘플 소자 사이의 차이는, 캐소드 전극의 패턴화 이전에 본 실시예의 샘플 상에 제3 후막 층을 스크린 인쇄했다는 것이다. 유전체 재료의 2개 층(6.3)의 상부 상에 위치된 이러한 층(6.11)은 도핑된 유전체 페이스트로 이루어진다. 유전체 페이스트는 전도성 입자로 도핑되어, 유전체 페이스트는 10¹⁰ ohm/square보다 크고 10¹⁴ ohm/square보다 작은 유한 표면 저항을 가지게 될 것이다. 따라서, 층(6.11)은 전하 소산층으로서 작용할 것이다. 본 실시예에서, 안티몬 도핑된 주석 산화물 입자를 전하 소산층에 사용한다.

전하 소산층의 부가는 유전체 스택(stack)의 두께를 13.1 ㎛로 증가시켰다. 진공 환경에서, 대조군 A에서 사용된 것과 유사한 방식으로 애노드 전압과 게이트 전압을 이 샘플에 인가하였다. 소자를 60 μsec 게이트 펄스를 가지고서 60 ㎐로 구동시켰다. 1.5 ㎸의 애노드 전압과 200 V의 게이트 전압에서, 방출된 전류는 3.4 ㎂였다. 이 전류는 대조군 A에서 얻어진 대응 전류보다 더 낮은데, 이는 유전체 스택의 증가된 두께 및 표면 대전 보조식 방출의 감소의 결과일 수 있다. 애노드 전압을 2.0 ㎸로 증가시키고 게이트 전압을 300 V로 증가시켰을 때, 방출 전류는 16.5 ㎂였다.

애노드 전압을 턴오프하였고, 애노드 전압을 다시 턴온하였을 때, 전류는 14.2 ㎂로 복귀하였다. 애노드가 턴오프되고 다시 턴온된 후에 캡쳐한 이러한 방출 패턴의 이미지가 도 7에 나타나 있다. 샘플 소자를 하룻밤 오프 상태로 두었다. 다음 날 아침에 동일한 설정으로 다시 턴온하였을 때, 방출 전류는 15.0 ㎂였다. 애노드 전압을 다시 턴오프하였고, 애노드 전압을 다시 턴온하였을 때, 전류는 12.1 ㎂였다.

샘플 소자를 꺼내고, 금속 표면을 애노드 조립체 상에 배치하였는데, 이는 그의 투명한 특성과 캐소드 전극에서의 넓은 개방 면적으로 인해, 방출된 광이 캐소드 기판을 향해 그리고 캐소드 기판을 통해 반사되게 하였다. 애노드 기판이 아닌 캐소드 기판을 통한 광의 추출은 다수의 이점을 갖는다. 반사 재료 필름은 인광체 표면 상에서의 소자 내부가 아닌 소자 외부 상에 배치하는 것이 훨씬 더 용이하다. 전통적인 배향으로 LCD 디스플레이용 백라이트 유닛(BLU)으로서 사용될 때, 애노드 기판은 LCD 매트릭스 다음에 위치되어 애노드 기판을 냉각시키는 것을 어렵게 한다. 캐소드를 통해 소자의 배면을 통하여 광이 추출될 때, 애노드 기판은 외부에 위치되어 냉각을 더욱 용이하게 그리고 보다 효과적이게 할 수 있다.

제위치의 금속 표면과 함께 동작될 때, 이러한 소자의 방출 전류는 300 V의 게이트 전압 및 2.0 ㎸의 애노드 전압에 대하여 12.0 ㎂에서 안정화되었다. 이러한 구성에서 애노드 전압은 오프/온 사이클을 3회 초과로 이루었으며, 매번 전류는 12.0 ㎂로 복귀하였다. 캐소드 기판을 통해 볼 때, 이러한 소자로부터 얻어진 방출의 이미지가 도 8에 나타나 있다. 이 이미지는 애노드 전압을 5회 턴오프/턴온한 후에 캡쳐되었다.

챔버를 통기시키고, 샘플을 캐소드 기판 외부에서 확산기를 갖는 상태로 재장착하였다. 이는 캐소드를 통해 추출되는 광의 균일성을 증가시켰다. 확산기 및 캐소드 기판을 통해 볼 때, 이러한 소자로부터 얻어진 방출의 이미지가 도 9에 나타나 있다. 이러한 방식으로 동작될 때 얻어진 전류는 300 V의 게이트 전압 및 2.0 ㎸의 애노드 전압에 대해 12.2 ㎂였다. 소자는 3시간 동안 이 전류에서 안정적으로 동작하였다. 이러한 소자의 누적 방출 시간은 대략 5시간이었다. 방출 전류의 약간의 초기 감소가 보였지만, 일단 전류가 안정화되면, 게이트 전압을 증가시킬 어떠한 필요성도 없이 소자를 턴온 및 턴오프시킬 수 있었다.

실시예 2

실시예 1에서 사용한 소자와 유사한 언더게이트 설계를 갖는 전계 방출 트라이오드 소자를 제조하였다. 실시예 1의 소자와 실시예 2의 소자 사이의 주요 차이는 전자 전계 이미터와 캐소드 전극의 패턴, 그리고 이들이 패턴화된 순서였다. 캐소드 조립체의 평면도, 및 소자의 측면도가 도 10 및 도 11에 각각 도시되어 있다. 이들 도면에서, 캐소드 기판(10.1, 11.1), ITO 게이트 전극(10.2, 11.2), 유전체의 이중층으로 형성된 절연층(10.3, 11.3), Ag 캐소드 전극(10.4, 11.4), CNT 전자 방출 재료(10.5, 11.5), 스페이서(10.6, 11.6), 전하 소산층(10.7, 11.7), 인광체층(11.8), ITO 애노드 전극(11.9) 및 애노드 기판(11.10)이 도시되어 있다.

대조군 A와 실시예 1에서 사용한 샘플 소자들의 구성과 유사한 방식으로, 본 실시예 2의 소자의 캐소드 전극은 그리드였는데, 단 간격이 1 ㎜였다. 라인 전극 대신에 그리드 전극을 사용하는 것은, 단 하나의 라인 단절 결함으로부터 소자의 확장된 영역까지 전기 접속을 단절시키는 문제점을 피한다. 전자 전계 이미터의 패턴은 1 ㎜의 간격으로 이격된 100 ㎛ 두께의 일련의 평행 라인들이었다. 이미터 라인들은 하나의 세트의 전극 그리드 라인들과 교차함으로써 캐소드 그리드와 전기 접촉한다. 캐소드 전극과 이미터 라인들의 이러한 교차 배열에서, 임의의 정렬 오차의 높은 허용오차를 가지고서 전기 접촉이 보장될 수 있다. 따라서, 이러한 소자는 고가의 정밀 인쇄 또는 리소그래피 장비의 사용 없이 제조될 수 있다.

본 실시예 2의 소자로부터 얻어진 방출 패턴의 이미지가 도 12에 나타나 있다. 이 이미지는 소자가 3 ㎸의 애노드 전압, 300 V의 게이트 전압 및 28 ㎂의 애노드 전류에서 동작하고 있을 때 캡쳐되었다. 소자를 30 μsec 게이트 펄스를 가지고서 120 ㎐로 구동시켰다. 게이트 전압을 턴오프하였을 때, 어떠한 언게이티드 방출 또는 "핫 스폿"도 관찰되지 않았다.

대조군 A와 실시예 1에서, 캐소드 전극을 인쇄한 후에 전자 방출 재료를 인쇄하였지만, 실시예 2에서는 캐소드 전극 이전에 전자 방출 재료를 인쇄하였다. 이미터 라인들이 캐소드 전극의 정사각형을 대략 이등분하도록 전자 전계 이미터 라인들의 상부 상에 캐소드 전극을 패턴화하였다. 설계와 패턴화 순서의 이러한 변화는, 보이는 "핫 스폿" 또는 언게이티드 방출의 양을 감소시켰다. 애노드 전압은 핫 스폿의 어떠한 흔적도 없이 3.0 ㎸로 증가될 수 있었다.

본 발명은 임의의 특정 동작 이론으로 한정되지 않지만, "핫 스폿"의 이러한 감소는 3가지 조건으로부터 비롯된 것일 수 있다. 첫째, 패턴화 순서를 뒤바꿈으로써, 언게이티드 방출에 가장 민감한 것인, 캐소드 전극의 상부 상에 있었던 전자 방출 재료를 제거하였다. 캐소드 전극과 직접 접촉하여 있는 재료의 양을 제한함으로써, 전자 전계 이미터 및 전하 소산층은 핫 스폿이 대부분의 재료로부터 형성되는 것을 방지하는 밸러스트 저항으로서 작용할 수 있었다. 마지막으로, 캐소드 전극에 근접해 있는 재료가 그 위에 위치된 캐소드 전극에 의해 효과적으로 차폐되었다.

실시예 3

언게이티드 방출 또는 "핫 스폿"을 감소시키는 대안적인 방법이 또한 탐구되었다. 본 실시예 3의 소자의 구조는, 캐소드 전극 이후에 그러나 전자 전계 이미터의 침착 이전에 전하 소산층을 패턴화하였다는 것을 제외하고는, 실시예 1에서 사용한 소자의 구조와 유사하다. 캐소드 조립체의 평면도 및 소자의 측면도가 도 13 및 도 14에 각각 도시되어 있다. 이들 도면에서, 캐소드 기판(13.1, 14.1), ITO 게이트 전극(13.2, 14.2), 유전체 재료의 이중층으로 형성된 절연층(13.3, 14.3), Ag 캐소드 전극(13.4, 14.4), CNT 전자 방출 재료(13.5, 14.5), 스페이서(13.6, 14.6), 전하 소산층(13.7, 14.7), 인광체층(14.8), ITO 애노드 전극(14.9) 및 애노드 기판(14.10)이 도시되어 있다.

캐소드와 이미터 사이에 전하 소산층을 배치함으로써, 전하 소산층은 언게이티드 방출의 양을 줄일 밸러스트 저항으로서 작용할 수 있었다. 이러한 소자는 "핫 스폿" 없이 2.0 ㎸의 애노드 전압을 견딜 수 있었다. 이러한 소자로부터 얻어진 방출의 이미지가 도 15에 나타나 있다. 이 이미지는 소자가 2.25 ㎸의 애노드 전압, 300 V의 게이트 전압 및 7.1 ㎂의 애노드 전류에서 동작하고 있을 때 캡쳐되었다. 소자를 30 μsec 게이트 펄스를 가지고서 120 ㎐로 구동시켰다. 게이트 전압을 턴오프하였을 때, 어떠한 핫 스폿도 관찰되지 않았다.

실시예 4

후막 유전체 코팅 사용에 대한 대안으로서, 박막 전하 소산층을 채용한 소자를 제조하였다. 크롬(Cr) 박막의 전하 소산층을 유전체 재료의 이중층, 캐소드 전극, 및 CNT 전자 방출 재료의 상부 상에 전자빔(e-beam) 증발기를 이용한 증착에 의해 제위치에 두었다. 소자의 나머지를 구성한 후에 그러나 전자 전계 이미터의 활성화 이전에, 박막 전하 소산층을 증착하였다. 이러한 박막의 두께는 박막 두께 결정 모니터에 의해 측정될 때 약 18 Å이었다. 이러한 박막은 전자빔 증발기 내의 불순물로 인해 크롬과 크롬 산화물 둘 모두를 포함할 가능성이 매우 크고, 약 10¹⁰ ohm/square보다 크고 10¹⁴ ohm/square보다 작은 유한 표면 저항을 갖는다.

본 실시예 4의 소자의 캐소드 전극 및 전자 전계 이미터의 패턴은, CNT 전자 방출 재료가 캐소드 전극의 상부 상에 위치된 것을 제외하고는, 실시예 2에서 사용한 소자와 유사하였다. 캐소드 조립체의 평면도 및 소자의 측면도가 도 16 및 도 17에 각각 도시되어 있다. 이들 도면에는 캐소드 기판(16.1, 17.1), ITO 게이트 전극(16.2, 17.2), 유전체 재료의 이중층으로 형성된 절연층(16.3, 17.3), Ag 캐소드 전극(16.4, 17.4), CNT 이미터 페이스트(16.5, 17.5), 스페이서(16.6, 17.6), 전하 소산층(16.7, 17.7), 형광체 층(17.8), ITO 애노드 전극(17.9) 및 애노드 기판(17.10)이 도시되어 있다.

전하 소산층으로서 Cr 박막을 사용함으로써, 게이트 전극으로부터 전자 전계 이미터까지의 전체 거리를 약 1/3만큼 감소시킬 수 있다. 이러한 보다 짧은 거리는 게이트 전계가 보다 효과적이게 하며, 고정 전기장을 위한 필요한 전압을 감소시킨다. 따라서, 필요한 전압을 크게 낮출 수 있다. 도 18은 3 ㎸의 애노드 전압, 200 V의 게이트 전압, 및 55.5 ㎂의 애노드 전류에서 동작하는 실시예 4의 소자로부터 얻어진 방출 이미지를 나타낸다. 120 ㎐, 30 μS 펄스형 구형파 및 4 ㎜ 애노드-캐소드 간격의 구동 조건은 실시예 2에서 사용한 것들과 동일하지만, 방출된 전류는 훨씬 더 컸다. 실시예 2의 게이트 전압의 66%에서, 본 실시예에서의 전류는 실시예 2에서 얻어진 전류의 2배였다. 이는 게이트 전압에 대한 방출 전류의 비선형 응답을 고려하면 상당히 중요하다. 소자로부터의 방출 전류의 어떠한 변화도 없이 애노드 전압 및 게이트 전압이 턴온 및 턴오프되었고, 이는 박막 전하 소산층이 원하는 효과를 발생시켰다는 것을 보여주었다.

Claims

(a) (i) 기판, (ii) 기판 상에 배치된 전도성 게이트 전극, (iii) 게이트 전극 상에 배치된 절연층, (iv) 절연층 상에 배치되고 전기 표면 저항(electrical sheet resistance)이 약 1 × 10¹⁰ 내지 약 1 × 10¹⁴ ohm/square인 전하 소산층(charge dissipation layer), (v) 전하 소산층 상에 배치된 캐소드 전극, 및 (vi) 캐소드 전극과 접촉하여 있는 전자 전계 이미터(electron field emitter)를 포함하는 캐소드 조립체; 및
(b) 애노드
를 포함하는 전계 방출 트라이오드 소자.
제1항에 있어서, 캐소드 전극은 전자 방출 재료의 층 상에 배치되는 소자.
제1항에 있어서, 캐소드 전극 및 전자 전계 이미터는 하나이고 동일한 구성요소인 소자.
제1항에 있어서, 캐소드 전극 및 전자 전계 이미터는 교차하는 라인들로서 패턴화되는 소자.
제1항에 있어서, 캐소드는 전자 전계 이미터의 상부 상에 패턴화되는 소자.
제1항에 있어서, 전자 전계 이미터는 탄소 나노튜브를 포함하는 소자.
(a) (i) 기판, (ii) 기판 상에 배치된 전도성 게이트 전극, (iii) 게이트 전극 상에 배치된 절연층, (iv) 절연층 상에 배치된 캐소드 전극, (v) 캐소드 전극 및 절연층 상에 배치되고 전기 표면 저항이 약 1 × 10¹⁰ 내지 약 1 × 10¹⁴ ohm/square인 전하 소산층, 및 (vi) 전하 소산층 상에 배치된 전자 전계 이미터를 포함하는 캐소드 조립체; 및
(b) 애노드
를 포함하는 전계 방출 트라이오드 소자.
제7항에 있어서, 캐소드 전극 및 전자 전계 이미터는 교차하는 라인들로서 패턴화된 소자.
제7항에 있어서, 캐소드는 전자 전계 이미터의 상부 상에 패턴화되는 소자.
제7항에 있어서, 전자 전계 이미터는 탄소 나노튜브를 포함하는 소자.
(a) (i) 기판, (ii) 기판 상에 배치된 전도성 게이트 전극, (iii) 게이트 전극 상에 배치된 절연층, (iv) 절연층 상에 배치된 캐소드 전극, (v) 캐소드와 접촉하여 있는 전자 전계 이미터, 및 (vi) 절연층, 캐소드 전극 및 전자 전계 이미터 상에 배치되고 전기 표면 저항이 약 1 × 10¹⁰ 내지 약 1 × 10¹⁴ ohm/square인 전하 소산층을 포함하는 캐소드 조립체; 및
(b) 애노드
를 포함하는 전계 방출 트라이오드 소자.
제11항에 있어서, 캐소드 전극 및 전자 전계 이미터는 하나이고 동일한 구성요소인 소자.
제11항에 있어서, 전하 소산층은 절연층 상에 패턴화되는 소자.
제11항에 있어서, 캐소드 전극 및 전자 전계 이미터는 교차하는 라인들로서 패턴화되는 소자.
제11항에 있어서, 캐소드는 전자 전계 이미터의 상부 상에 패턴화되는 소자.
제11항에 있어서, 전자 전계 이미터는 탄소 나노튜브를 포함하는 소자.
(a) 기판, (ii) 기판 상에 배치된 전도성 게이트 전극, (iii) 게이트 전극 상에 배치된 절연층, (iv) 절연층 상에 배치되고 전기 표면 저항이 약 1 × 10¹⁰ 내지 약 1 × 10¹⁴ ohm/square인 전하 소산층, (v) 전하 소산층 상에 배치된 캐소드 전극, 및 (vi) 캐소드 전극과 접촉하여 있는 전자 전계 이미터를 포함하는 캐소드 조립체.
(i) 기판, (ii) 기판 상에 배치된 전도성 게이트 전극, (iii) 게이트 전극 상에 배치된 절연층, (iv) 절연층 상에 배치된 캐소드 전극, (v) 캐소드 전극 및 절연층 상에 배치되고 전기 표면 저항이 약 1 × 10¹⁰ 내지 약 1 × 10¹⁴ ohm/square인 전하 소산층, 및 (vi) 전하 소산층 상에 배치된 전자 전계 이미터를 포함하는 캐소드 조립체.
(i) 기판, (ii) 기판 상에 배치된 전도성 게이트 전극, (iii) 게이트 전극 상에 배치된 절연층, (iv) 절연층 상에 배치된 캐소드 전극, (v) 캐소드와 접촉하여 있는 전자 전계 이미터, 및 (vi) 절연층, 캐소드 전극 및 전자 전계 이미터 상에 배치되고 전기 표면 저항이 약 1 × 10¹⁰ 내지 약 1 × 10¹⁴ ohm/square인 전하 소산층을 포함하는 캐소드 조립체.
제17항, 제18항 또는 제19항에 있어서, 캐소드 전극 및 전자 전계 이미터는 교차하는 라인들로서 패턴화되는 캐소드 조립체.