KR20060095249A - 반도체 소자 제조 방법 - Google Patents

반도체 소자 제조 방법 Download PDF

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KR20060095249A KR1020050016739A KR20050016739A KR20060095249A KR 20060095249 A KR20060095249 A KR 20060095249A KR 1020050016739 A KR1020050016739 A KR 1020050016739A KR 20050016739 A KR20050016739 A KR 20050016739A KR 20060095249 A KR20060095249 A KR 20060095249A
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Abstract

본 발명은 소정의 하부 구조가 형성된 반도체 기판 상부에 스토리지 노드 콘택홀을 갖는 층간절연산화막을 형성하는 단계, 스토리지 노드 콘택홀의 측벽에 스페이서 절연막을 형성하는 단계, 스페이서 절연막이 형성된 스토리지 노드 콘택홀 내부에 매립되는 콘택플러그 도전층을 형성하는 단계, 콘택플러그 도전층을 포함한 전면에 식각정지절연막, 스토리지 노드용 절연막 및 폴리 하드마스크층을 적층하는 단계, 마스크 및 식각 공정에 의해 상기 폴리 하드마스크층의 소정 부분을 식각한 후, 식각된 폴리 하드마스크층을 배리어층으로 하여 스토리지 노드용 절연막을 식각하는 단계, 배리어층으로 사용된 폴리 하드마스크층을 완전히 제거하는 단계, 식각정지절연막을 식각하여 콘택플러그 도전층의 상부를 노출시키는 트렌치홀 - 트렌치홀은 크레바스를 포함함 - 을 형성하는 단계, 크레바스 주변의 층간절연산화막을 식각하여 크레바스를 제거하는 단계, 및 크레바스가 제거된 트렌치홀의 내부에 금속 전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법을 제공함으로써, 캐패시터의 누설전류소스를 제거할 수 있다.
캐패시터, 스토리지노드, 질화막, 콘케이브, 누설전류, 크레바스

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING A SEMICONDUCTOR MEMORY DEVICE}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 캐패시터 제조 공정을 도시한 단면도.
도 2는 크레바스가 발생된 부분을 투과전자현미경(Transmission Electron Microscope: TEM)으로 관찰한 사진.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
30: 반도체 기판 31: 층간절연산화막
32: 스토리지 노드 콘택홀 33: 스페이서 절연막
34: 콘택플러그 도전층 35: 식각정지절연막
36: 스토리지 노드용 절연막 37: 폴리 하드마스크층
38: 포토레지스트 패턴 39: 트렌치홀
40: 크레바스
본 발명은 반도체 소자 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중 캐패시터 제조 기술에 관한 것이다.
일반적으로, 다이나믹 랜덤 억세스 메모리 장치(DRAM)는 1개의 MOS(Metal-Oxide-Semiconductor) 트랜지스터와 1개의 캐패시터로 형성되어 있으며, 캐패시터에 축척되는 전하량에 따라 논리상태 '1' 또는 '0'의 정보가 기억되고, MOS 트랜지스터를 통하여 기입 및 판독 동작을 실행한다. 따라서, 캐패시터에 축척되는 전하량이 클수록 다이나믹 랜덤 억세스 메모리 장치에 기억된 정보를 확실하게 감지할 수 있다.
캐패시터의 정전용량은 캐패시터의 면적이 넓을수록, 유전막이 얇을수록 증가한다. 그러나, 유전막의 박막화는 유전막 파괴 등을 유발하여 캐패시터의 신뢰도에 심각한 영향을 줄 수 있다는 한계가 있으며, 반도체 장치의 고집적화 추세에 따라 셀 크기가 감소되고 있어 캐패시터가 차지할 수 있는 면적도 점점 줄어들게 되었다. 이에 따라, 캐패시터를 적은 면적에 형성하면서, 정전용량은 증가시키기 위하여 많은 연구가 진행되고 있으며, 그러한 방법으로는, 실리콘 산화막(ε=3.8), 질화막(ε=7)을 대체하여 Ta2O5, Al2O3 또는 HfO2와 같은 높은 유전율을 갖는 물질을 유전막으로 이용하는 방법, 하부 전극의 면적을 효과적으로 증대시키기 위하여 하 부 전극을 핀(fin) 구조, 실린더(cylinder)형 구조, 콘케이브(concave)형 구조 등으로 입체화하거나 하부 전극 표면에 MPS(Meta stable Poly Silicon)를 성장시켜 하부 전극의 유효 표면적을 1.7 내지 2배 정도 증가시키는 방법, 하부 전극과 상부 전극을 모두 금속막으로 형성하는 방법(MIM: Metal Insulator Metal) 등이 제안되었다.
현재 80nm 이하의 고집적 DRAM에서 통상적인 MIM 콘케이브형 TiN 하부 전극을 갖는 캐패시터를 제조하는 방법은 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 간략하게 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 트랜지스터 및 비트라인(도시되지 않음)을 포함한 소정의 하부 구조가 형성된 반도체 기판(10) 상부에 소정 두께의 층간절연산화막(11)을 형성한 후, 마스크 및 식각 공정에 의해 층간절연산화막(11)의 소정 부분을 식각하여 반도체 기판(10)의 표면을 노출시키는 스토리지 노드 콘택홀(storage node contact hole)(12)을 형성한다. 이 때, 스토리지 노드 콘택홀(12)에 의해 노출되는 반도체 기판(10)의 부분은 소스/드레인 접합 부분일 수 있다.
이어서, 스토리지 노드 콘택홀(12)을 포함한 전면에 질화막(Nitride)을 증착한 후, 전면 식각에 의해 스토리지 노드 콘택홀(12)을 제외한 층간절연산화막(11)의 표면 상부에 존재하는 질화막을 제거하여, 스토리지 노드 콘택홀(12)의 측벽에 접하는 스페이서 절연막(13)을 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 스페이서 절연막(13)이 형성된 스토리 지 노드 콘택홀(12)을 완전히 채우도록 소정 두께의 콘택플러그(contact plug) 도전층(14)을 매립한다. 여기서, 콘택플러그 도전층(14)은 폴리실리콘으로 형성한다.
그 다음, 도 1c에 도시된 바와 같이, 콘택플러그 도전층(14)을 포함한 층간절연산화막(11) 상에 식각정지절연막(15)을 형성한 후, 식각정지절연막(15) 상에 스토리지 노드용 절연막(16)을 형성한다. 여기서, 스토리지 노드용 절연막(16)은 산화막으로 형성하며, 식각정지절연막(15)은 스토리지 노드 형성시 상부에 형성된 산화막(16)과 선택비를 가지면서 효과적으로 식각을 정지하기 위한 배리어(barrier) 역할을 수행하는 것으로서, 질화막으로 형성한다.
이어서, 스토리지 노드용 절연막(16) 상부에 폴리 하드마스크층(17)을 형성하고, 마스크를 이용한 포토레지스트 패턴(18)을 형성한 후, 폴리 하드마스크층(17)을 식각한다.
그 다음, 도 1d에 도시된 바와 같이, 포토레지스트 패턴(18)을 제거하고, 식각된 폴리 하드마스크층(17)을 마스크로 하여 스토리지 노드용 절연막(16)을 식각한다.
그 다음, 도 1e에 도시된 바와 같이, 폴리 하드마스크층(17)을 제거한 후, 식각정지절연막(15)을 식각하여 콘택플러그 도전층(14)의 상부를 노출시키는 트렌치홀(trench hole)(19)을 형성한다. 이 때, 종래 기술에 따르면, 질화막으로 형성된 식각정지절연막(15)을 식각하는 과정에서, 동일하게 질화막으로 형성된 스페이서 절연막(13)이 과도식각(over etch)되는 스페이서 절연막 어택(attack)이 발생한다. 이러한 스페이서 절연막 어택에 의해 콘택플러그 도전층(14) 주변에서 스페이 서 절연막(13)만 추가로 좁은 공간을 가지고 과도하게 식각되어, 깊은 틈(크레바스: crevasse)(20)이 형성된다.
도시되어 있지는 않지만, 후속하여, TiN 증착 및 식각을 통해 TiN 하부 전극이 형성되고, 유전막 및 TiN 상부 전극이 형성되는데, 크레바스(20)가 형성된 상태에서 TiN 박막 전극을 증착하게 되면, TiN 박막이 크레바스(20)를 완전히 채우지 못하는 구조적 결함을 형성하여 캐패시터의 누설전류소스(leakage current source)로 작용함에 따라 캐패시터 누설전류 특성을 열화시킨다는 문제점이 있다. 도 2는 이러한 현상이 발생된 부분을 투과전자현미경(Transmission Electron Microscope: TEM)으로 관찰한 사진이다.
크레바스(20) 발생 부분의 누설전류를 개선하기 위해 얇은 TiN 전극 대신 두꺼운 Tin 전극을 증착할 경우, 캐패시턴스(capacitance)가 감소하여 캐패시터 높이가 증가하게 되고, 이 경우, 공정 마진이 감소하기 때문에 생산 수율 개선이 어렵다는 문제가 있다. 또한, 크레바스(20) 발생 부분의 누설전류를 개선하기 위해 폴리 전극을 사용할 경우, 고유전막인 HAH(HfO2/Al2O3/HfO2) 증착이 어려워지므로 캐패시턴스 확보가 불가능하다는 문제가 있다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 식각정지절연막 식각 과정에서 스페이서 절연막 어택에 의한 크레바스로 인해 초래되는 캐패시터의 누설전류소스를 제거할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위해 본 발명은, 소정의 하부 구조가 형성된 반도체 기판 상부에 스토리지 노드 콘택홀을 갖는 층간절연산화막을 형성하는 단계, 상기 스토리지 노드 콘택홀의 측벽에 스페이서 절연막을 형성하는 단계, 상기 스페이서 절연막이 형성된 상기 스토리지 노드 콘택홀 내부에 매립되는 콘택플러그 도전층을 형성하는 단계, 상기 콘택플러그 도전층을 포함한 전면에 식각정지절연막, 스토리지 노드용 절연막 및 폴리 하드마스크층을 적층하는 단계, 마스크 및 식각 공정에 의해 상기 폴리 하드마스크층의 소정 부분을 식각한 후, 식각된 폴리 하드마스크층을 배리어층으로 하여 상기 스토리지 노드용 절연막을 식각하는 단계, 상기 배리어층으로 사용된 폴리 하드마스크층을 완전히 제거하는 단계, 상기 식각정지절연막을 식각하여 상기 콘택플러그 도전층의 상부를 노출시키는 트렌치홀 - 상기 트렌치홀은 크레바스를 포함함 - 을 형성하는 단계, 상기 크레바스 주변의 상기 층간절연산화막을 식각하여 상기 크레바스를 제거하는 단계, 및 상기 크레바스가 제거된 트렌치홀의 내부에 금속 전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조 방법을 제공한다.
본 발명에 따르면, 식각정지절연막을 식각하는 과정에서 스페이서 절연막이 과도식각되어 크레바스가 형성되더라도, C4F6/O2를 주로 하는 플라즈마를 이용하여 질화막 및 폴리실리콘의 손실을 최소화하면서 크레바스 지역 주변의 산화막을 식각하여 좁은 틈 부분을 넓게 만들 수 있으므로, 후속하여 진행될 TiN 증착이 용이해져서, 하부 전극 형성 공정에서의 피복성 불량으로 인한 캐패시터 누설 전류의 증대를 방지할 수 있을 뿐만 아니라, 산화막이 식각되어 확장된 지역까지 전극이 증착되므로 캐패시턴스를 증가시킬 수 있으며, 이에 따라 소자의 신뢰도 및 생산 수율을 증가시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 간략하게 도시한 일련의 공정 단면도이다. 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 도 3a 내지 도 3f를 참조하여 설명하면 다음과 같다.
먼저, 도 3a에 도시된 바와 같이, 트랜지스터 및 비트라인(도시되지 않음)을 포함한 소정의 하부 구조가 형성된 반도체 기판(30) 상부에 소정 두께의 층간절연산화막(31)을 형성한 후, 마스크 및 식각 공정에 의해 층간절연산화막(31)의 소정 부분을 식각하여 반도체 기판(30)의 표면을 노출시키는 스토리지 노드 콘택홀(32)을 형성한다. 이 때, 스토리지 노드 콘택홀(32)에 의해 노출되는 반도체 기판(30) 의 부분은 소스/드레인 접합 부분일 수 있다.
이어서, 스토리지 노드 콘택홀(32)을 포함한 전면에 질화막을 증착한 후, 전면 식각에 의해 스토리지 노드 콘택홀(32)을 제외한 층간절연산화막(31)의 표면 상부에 존재하는 질화막을 제거하여, 스토리지 노드 콘택홀(32)의 측벽에 접하는 스페이서 절연막(33)을 형성한다.
그 다음, 도 3b에 도시된 바와 같이, 스페이서 절연막(33)이 형성된 스토리지 노드 콘택홀(32)을 완전히 채우도록 소정 두께의 콘택플러그 도전층(34)을 매립한다. 여기서, 콘택플러그 도전층(34)은 폴리실리콘으로 형성한다.
그 다음, 도 3c에 도시된 바와 같이, 콘택플러그 도전층(34)을 포함한 층간절연산화막(31) 상에 식각정지절연막(35)을 형성한 후, 식각정지절연막(35) 상에 스토리지 노드용 절연막(36)을 형성한다. 여기서, 스토리지 노드용 절연막(36)은 산화막으로 형성하며, 식각정지절연막(35)은 스토리지 노드 형성시 상부에 형성된 산화막(36)과 선택비를 가지면서 효과적으로 식각을 정지하기 위한 배리어 역할을 수행하는 것으로서, 질화막으로 형성한다.
이어서, 스토리지 노드용 절연막(36) 상부에 폴리 하드마스크층(37)을 형성하고, 마스크를 이용한 포토레지스트 패턴(38)을 형성한 후, 폴리 하드마스크층(37)을 식각한다. 이 때, 80nm급의 스토리지 노드는 그 높이가 높을 뿐만 아니라 ArF 포토레지스트 패턴을 사용하므로 플루오르(fluorine)계의 플라즈마를 이용할 경우 포토레지스트 패턴 변형이 발생한다. 따라서, Cl2/HBr 가스 화학물을 이용하여 ArF 포토레지스트 패턴의 변형이 없으며 ArF 포토레지스트 패턴의 낮은 두께로 인한 식각 마진 부족을 개선할 수 있는 폴리실리콘을 하드마스크로 사용하게 된다. 또한, 식각 마진을 확보하기 위해, 폴리 하드마스크층(17) 상부에 100 내지 2000Å의 두께를 유지하면서 플라즈마를 이용하여 절연막(도시되지 않음)을 형성할 수 있으며, 절연막으로는, SiON, Si3N4, SiO2 중 어느 하나의 산화막(질화막)을 증착하고, 식각시에는 플루오르에 의한 포토레지스트 패턴 변형을 막기 위해 듀얼 프리퀀스(dual Frequence)의 식각 장비를 이용한다.
그 다음, 도 3d에 도시된 바와 같이, 포토레지스트 패턴(38)을 제거하고, 식각된 폴리 하드마스크층(37)을 식각 배리어로 하여 스토리지 노드용 절연막(36)을 식각한다. 이 때, 포토레지스트 패턴(38)을 제거하지 않고 식각 공정을 진행할 경우, 포토레지스트 패턴(38)에 의한 폴리머 형성 가능성이 있고, 이 폴리머는 바닥부 임계치수(bottom CD)를 감소시키고 홀 휨 현상(hole bending)을 유발하게 된다. 따라서, 포토레지스트 패턴(38)을 제거하고 식각 폴리머를 습식 세정으로 완전히 제거한 후에 스토리지 노드용 절연막(36)의 식각을 실시한다. 또한, 스토리지 노드용 절연막(36)의 식각은 플루오르계 가스를 주로 하는 플라즈마를 이용하여 실시한다. 플루오르계 플라즈마로는, C/F 비율이 높은 C4F6/C4F8/C4F4 중 어느 하나를 이용하고, 폴리머 제거를 용이하게 하기 위해서, O2 가스를 추가하고, 프로파일 개선을 위해 C3F8 가스를 추가한다.
그 다음, 도 3e에 도시된 바와 같이, Cl2/HBr을 주로 하는 가스 플라즈마를 적용하여 폴리 하드마스크층(37)을 제거한 후, F를 주로 하는 가스를 이용해서 스토리지 노드용 절연막(36) 식각시 식각정지층으로 사용된 식각정지절연막(35)을 식각하여, 콘택플러그 도전층(34)의 상부를 노출시키는 트렌치홀(39)을 형성한다. 이 때, 질화막으로 형성된 식각정지절연막(35)을 식각하는 과정에서, 동일하게 질화막으로 형성된 스페이서 절연막(33)이 과도식각되는 스페이서 절연막 어택이 발생하여 깊은 틈(크레바스: crevasse)(40)이 형성된다.
그 다음, 도 3f에 도시된 바와 같이, 크레바스(40) 주변의 층간절연산화막(31)을 식각하여 좁은 틈을 넓게 확장함으로써, 크레바스(40)를 제거한다. 이 때, 층간절연산화막(31)의 식각은, 폴리실리콘과 질화막에 대한 식각률이 매우 낮으면서 산화막에 대한 식각률이 높은 특성을 갖는 C4F6/O2를 주로 하는 식각 가스를 이용하여 실시한다.
따라서, 본 발명의 일 실시예에 따르면, 식각정지절연막을 식각하는 과정에서 스페이서 절연막이 과도식각되어 크레바스가 형성되더라도, C4F6/O2를 주로 하는 플라즈마를 이용하여 폴리실리콘과 질화막의 손실을 최소화하면서 크레바스 지역 주변의 산화막을 식각함으로써 좁은 틈 부분을 넓게 만들 수 있으므로, 후속하여 진행될 TiN 증착이 용이해져서, 하부 전극 형성 공정에서의 피복성 불량으로 인한 캐패시터 누설 전류의 증대를 방지할 수 있을 뿐만 아니라, 산화막이 식각되어 확장된 지역까지 전극이 증착되므로 캐패시턴스를 증가시킬 수 있다. 또한, 폴리 하 드마스크층(37)을 제거한 후 C/F 비율이 높은 식각 가스를 적용하여 크레바스 지역 주변의 산화막을 식각하므로, 동일한 산화막으로 형성된 스토리지 노드용 산화막(36)도 식각됨으로써, 스토리지 노드의 상부 홀을 확장할 수 있어 캐패시턴스를 증가시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 식각정지절연막을 식각하는 과정에서 스페이서 절연막이 과도식각되어 크레바스가 형성되더라도, C4F6/O2를 주로 하는 플라즈마를 이용하여 질화막 및 폴리실리콘의 손실을 최소화하면서 크레바스 지역 주변의 산화막을 식각함으로써 좁은 틈 부분을 넓게 만들 수 있으므로, 후속하여 진행될 TiN 증착이 용이해져서, 하부 전극 형성 공정에서의 피복성 불량으로 인한 캐패시터 누설 전류의 증대를 방지할 수 있을 뿐만 아니라, 산화막이 식각되어 확장된 지역까지 전극이 증착되므로 캐패시턴스를 증가시킬 수 있으며, 이에 따라 소자의 신뢰도 및 생산 수율을 증가시킬 수 있다. 또한, 폴리 하드마스크층을 제거한 후 C/F 비율이 높은 식각 가스를 적용하여 크레바스 지역 주변의 산화막을 식각하므로, 동일한 산화막 으로 형성된 스토리지 노드용 산화막을 식각함으로써, 스토리지 노드의 상부 홀을 확장할 수 있어 캐패시턴스를 증가시킬 수 있다.

Claims (12)

  1. 소정의 하부 구조가 형성된 반도체 기판 상부에 스토리지 노드 콘택홀을 갖는 층간절연산화막을 형성하는 단계;
    상기 스토리지 노드 콘택홀의 측벽에 스페이서 절연막을 형성하는 단계;
    상기 스페이서 절연막이 형성된 상기 스토리지 노드 콘택홀 내부에 매립되는 콘택플러그 도전층을 형성하는 단계;
    상기 콘택플러그 도전층을 포함한 전면에 식각정지절연막, 스토리지 노드용 절연막 및 폴리 하드마스크층을 적층하는 단계;
    마스크 및 식각 공정에 의해 상기 폴리 하드마스크층의 소정 부분을 식각한 후, 식각된 폴리 하드마스크층을 배리어층으로 하여 상기 스토리지 노드용 절연막을 식각하는 단계;
    상기 배리어층으로 사용된 폴리 하드마스크층을 완전히 제거하는 단계;
    상기 식각정지절연막을 식각하여 상기 콘택플러그 도전층의 상부를 노출시키는 트렌치홀 - 상기 트렌치홀은 크레바스를 포함함 - 을 형성하는 단계;
    상기 크레바스 주변의 상기 층간절연산화막을 식각하여 상기 크레바스를 제거하는 단계; 및
    상기 크레바스가 제거된 트렌치홀의 내부에 금속 전극을 형성하는 단계
    를 포함하는 반도체 소자의 캐패시터 제조 방법.
  2. 제1항에 있어서,
    상기 폴리 하드마스크층 및 상기 콘택플러그 도전층은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  3. 제1항에 있어서,
    상기 스페이서 절연막 및 상기 식각정지절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  4. 제1항에 있어서,
    식각 마진을 확보하기 위해, 상기 폴리 하드마스크층 상에 산화막(질화막)을 100 내지 2000Å의 두께를 유지하면서 플라즈마를 이용하여 증착하는 단계
    를 더 포함하는 반도체 소자의 캐패시터 제조 방법.
  5. 제4항에 있어서,
    상기 산화막(질화막)으로, SiON, Si3N4, SiO2 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제5항에 있어서,
    상기 산화막(질화막)을 식각하는 경우, 플루오르에 의한 포토레지스트 패턴 변형을 방지하기 위해 듀얼 프리퀀스의 식각 장비를 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제1항에 있어서,
    상기 폴리 하드마스크층의 식각시, 포토레지스트 패턴 변형을 방지하기 위해 Cl2/HBr 혼합가스 분위기에서 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제1항에 있어서,
    상기 스토리지 노드용 절연막의 식각시, 상기 폴리 하드마스크층과의 선택비를 개선하고 하부 박막인 상기 식각정지절연막과 고선택비를 유지하기 위해 C/F 비율이 높은 C4F6, C4F8, C4F4 중 어느 하나의 식각 가스를 이용하는 것을 특징으로 하 는 반도체 소자의 캐패시터 제조 방법.
  9. 제8항에 있어서,
    폴리머 제거를 용이하게 하기 위해, 상기 식각 가스에 O2 가스를 1 내지 20%의 범위로 추가하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  10. 제8항에 있어서,
    프로파일 개선을 위해, 상기 식각 가스에 C3F8 가스를 1 내지 20%의 범위로 추가하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  11. 제1항에 있어서,
    상기 크레바스 주변의 층간절연산화막의 식각시, 상기 식각정지절연막을 식각하는 공정에서 발생한 크레바스를 제거하기 위해 폴리실리콘 및 질화막과의 선택비가 높고, C/F 비율이 높은 C4F6, C4F8, C4F4 중 어느 하나의 식각 가스를 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  12. 제11항에 있어서,
    상기 크레바스 주변의 층간절연산화막의 식각 타겟을 수백 Å에서 하부의 비트라인 질화막 하드마스크층 하부까지의 비트라인 금속막이 노출되지 않는 범위내로 하여 캐패시턴스를 최대한 확보함과 동시에 비트라인간의 쇼트(short)를 방지하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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