KR20060087447A - 비휘발성 메모리 셀들의 장치를 갖는 집적화된 반도체메모리 및 방법 - Google Patents
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Abstract
저장된 정보가 고체 전해질을 포함하여 이루어지는 각각의 층을 갖는 층 스택들의 비반응성 저항의 크기에 의해 표현되는 집적화된 반도체 메모리들에서, 메모리 셀에 대해, 기록 전압 및 삭제 전압에 대한 큰 임계값들(G1, G2)이 메모리 셀과 상이하다는 사실이 메모리 셀들이 개별적으로 프로그램될 수 있다는 것을 의미할지라도, 상기 메모리 셀들은, 종래에는, 개별적으로, 즉 여타의 메모리 셀들에 대 선택적으로 삭제될 수 없다는 문제가 발생한다. 이는, 전위(Verasemin)와 전위(Verasemax) 사이의 범위에 있는 삭제 전압들에 대한 임계값들(G1)의 큰 대역폭 때문이다. 본 발명은, 모든 비트 라인들 및 워드 라인들의 동시적인 바이어싱 및 전위들의 특정 선택이 단일 메모리 셀이 여타의 메모리 셀들에 대해 선택적으로 삭제되도록 하는 후자를 동작시키는 방법 및 반도체 메모리를 제안한다.
Description
이하, 도면들을 참조하여 본 발명을 설명한다.
도 1은 비휘발성 메모리 셀들의 장치(arrangement)를 갖는 집적화된 반도체 메모리의 개략적인 평면도;
도 2는 도 1의 반도체 메모리내의 메모리 셀의 사시도;
도 3은 고체-전해질(solid-electrolyte) 반도체 메모리내의 기록(writing) 및 삭제(erasure) 전압들에 대한 임계값들의 전압 의존성을 나타내는 도면;
도 4는 제 1 및 제 2 라인들을 가지며, 본 발명의 과제를 예시하기 위해 전위가 인가되는 반도체 메모리내의 메모리 셀 어레이의 개략적인 예시도; 및
도 5는 단일 메모리 셀을 선택적으로 삭제하는 라인들의 참신한 작동(inventive actuation)을 갖는 본 발명의 반도체 메모리내의 메모리 셀 어레이의 개략적인 예시도이다.
참조 번호 목록
1 반도체 메모리
2 장치
5 메모리 셀
5a 선택된 메모리 셀
5b, 5c, 5d 여타의 메모리 셀들
6 고체 전해질
7 금속층
8 층 스택
11 제 1 라인
11a 선택된 제 1 라인
11b 여타의 제 1 라인들
12 제 2 라인
12a 선택된 제 2 라인
12b 여타의 제 2 라인들
a, b, c, d 파라미터들
E1, E2 임계값들
EI 파라미터
I 전류
ΔV 삭제 전압
OD 파라미터
U 전압
U1 제 1 전압
U2 제 2 전압
U3 제 3 전압
U4 제 4 전압
Ω 비반응성 저항(nonreactive resistance)
V1 제 1 전위
V2 제 2 전위
V3 제 3 전위
V4 제 4 전위
Verasemax 삭제 전압에 대한 한계값(이 한계값 위에서
여하한의 메모리 셀이 신뢰성 있게 삭제됨)
Verasemin 양의 전압에 대한 한계값(이 한계값 아래에서
삭제 동작이 신뢰성 있게 방지됨)
Vwritemax 프로그래밍 전압에 대한 한계값(이 한계값 아래에서
여하한의 메모리 셀이 신뢰성 있게 프로그래밍됨)
Vwritemin 음의 전압에 대한 한계값(이 한계값 위에서
프로그래밍 동작이 신뢰성 있게 방지됨)
VPL 기준 전위(reference potential)
본 발명은, 비휘발성 메모리 셀의 배치를 갖는 집적 반도체 메모리에 관한 것이다. 또한, 본 발명은 이러한 반도체 메모리를 작동시키는 방법에 관한 것이다.
집적 반도체 메모리들은 저장된 정보를 위한 저장 시간에 따라 분류될 수 있다. DRAM(Dynamic Random Access Memory)과 같은 비휘발성 메모리는 수초(fractions of seconds)동안만 쓰여진 정보를 저장하고, 따라서 연속적으로 리프레싱되여야 하는 메모리 셀들을 갖는다. 한편, 비휘발성 반도체 메모리에서는, 전원공급부(power supply)가 꺼진 후에 저장된 정보는 장시간, 통상적으로 수년에 걸쳐 저장된 정보가 보존된다.
메모리 셀들의 특별한 공간-저장 장치는, 비트 라인들과 워드 라인들이 교차하는 곳에서 선택 트랜지스터의 종류를 필요로 하지 않는 층의 스택들을 갖는 반도체 메모리에서 얻어진다. 소위 "교차점 어레이(cross-point array)"라 불리는 이러한 메모리 타입에서, 메모리 셀 당 필요로 하는 기판 영역은 비트 라인과 워드 라인들의 격자 크기로부터 얻어진다.
이 디자인은, 예를 들어 저장 매체가 고체-전해질(solid electrolyte)인 반도체 메모리를 제조하는데 사용될 수 있다. 층 스택은 고체-전해질을 포함하는 층과 대향되는 측상의 배선(interconnect)에 연결되는 금속층 둘 모두를 포함한다. 소위 비트 라인 및 워드 라인이라 칭할 수도 있는 배선들은, 예를 들어 전압을 가하는데 사용될 수 있다. 비트 라인과 워드 라인 사이에 배치되는 층 스택은, 각각 비트 라인과 워드 라인 사이에 전압이 가해질 때 그를 통해 흐르는 전류를 갖는다. 이 전류의 크기는 층 스택의 비반응 저항성(nonreactive resistance)에 달려 있다.
고체-전해질로부터 형성되는 층의 일 측상에서, 층 스택은 금속층을 갖는다. 전류의 방향 및 가해진 전압의 레벨에 따라, 금속층으로부터 나온 금속 이온들은 고체-전해질로부터의 층내로 확산되거나, 또는 고체-전해질로부터 다시 금속 층으로내로 확산된다. 고체-전해질을 포함하는 층내로 확산된 금속 이온들이 금속층으로부터 먼 고체-전해질 층의 경계면에 이를 정도로 확산되는 경우, 층 스택의 비반응 저항성이 전체적으로 저감되며; 비휘발성 메모리 셀은, 예를 들어 프로그래밍된 메모리 상태에 대응되는 낮은 임피던스로 스위칭된다. 이와는 대조적으로, 반대 극성의 충분히 높은 전압이 가해지는 경우, 금속 이온들은 다시 고체-전해질로부터 나와, 즉 다시 금속층내로 확산된다. 이는, 메모리 셀의 높은-임피던스 상태를 재저장한다. 메모리 셀의 이러한 높은-임피던스 상태는, 예를 들어 프로그래밍되지 않은 메모리 상태에 대응된다.
상술된 디자인의 비휘발성 반도체 메모리들은 PMC(Programmable Metallization Cell) 또는 CBRAM(Conductive Bridging Random Access Memory)이라는 이름으로 공지되어 있다. 이러한 타입의 메모리 셀들은, 저항적으로, 즉 저항을 기초로 하여 스위칭되는 소자들이다. 각 개별 셀에서 층 스택의 비반응 저항성의 크기는, 층 스택이 각각 높은 임피던스에 있는지 또는 낮은 임피던스에 있는지의 여부에 따라 디지털 "0" 또는 "1"을 나타내는 메모리 정보의 아이템을 나타낸다.
물리적으로, 저장된 정보 아이템은 확산된 고체-전해질내의 금속 이온들의 분포로부터 얻어진다. 이 분포 및 그에 따른 메모리 상태(높은 임피던스 또는 낮은 임피던스)는 메모리 셀이 연결되는 비트 라인과 워드 라인 사이에 측정 전압을 가 함으로써 판독될 수 있다.
고체-전해질 메모리 셀들은 높은-임피던스 상태로부터 낮은-임피던스 상태로의 전이 또는 그 역방향으로의 전이가 발생되는 임계 전압들에 대해 (동일 메모리 회로내의 모든 메모리 셀들에 대해 동일한) 정밀한 한계값을 갖지 않는다. 예시의 방식으로, 회로내에서 원래 낮은-임피던스의 메모리 셀이 높은 임피던스로 변하는 삭제 전압에 대한 최소값은 셀에서 셀까지 동일 메모리 회로내에서 변화한다. 이와 유사하게, 원래 높은-임피던스의 메모리 셀이 낮은 임피던스로 변하는 기록 전압(음의 산술 부호)이 셀에서 셀까지 변화한다. 별개의 임계 전압들 대신에, 오늘날의 고체-전해질 반도체 메모리는 메모리 셀들을 리프로그래밍(reprogram)하기 위해 필요한, 가해질 전압들에 대해 상대적으로 큰 대역폭의 임계 전압의 범위들을 갖는다. 또한, 임계 전압들의 대역폭은 각각의 임계 전압의 평균값과 비교하여 무시할만 하지 않다. 빈번하게는, 가해진 전압에 걸친 삭제 전압의 대역폭(즉, 최소 삭제 전압의 메모리-셀-특정(memory-cell-specific) 값의 분포)는 기록 전압, 즉 프로그래밍 전압의 대역폭보다 크다. 특히, 삭제 전압으로 바이어싱될 경우 적어도 몇몇의 메모리 셀들이 높은 임피던스로 변하는 최소 가능성의 삭제 전압은, 기록 전압으로 바이어싱될 경우 1이상의 메모리 셀들이 낮은 임피던스로 변하는 기록 전압의 절대값보다 작다.
따라서, 리프로그래밍 동작을 위한 임계 전압들, 즉 삭제 전압 및 기록 전압의 절대값들은 동일하지 않다. 심지어 삭제 전압들의 레벨 및 기록 전압들의 레벨의 임의의 분포들은, 가해진 전압에서 산술 부호의 반전에 대해 서로 대칭적이지 않다. 예시에 의하면, 이미 특정 절대값을 갖는 음의 전압이, 신뢰성 있게 프로그래밍을 일으키는, 즉, 개별 메모리 셀이 그와 함께 바이어싱되는 것과는 특별한 관련 없이 메모리 셀에 대한 기록이 일어나도록 한다면, 동일한 절대값을 갖는 (양의) 삭제 전압은 그와 함께 바이어싱되는 메모리 셀에서 삭제 동작을 일으켜야 한다. 그 이유는, 기록 전압과 비교하여 더 넓은 삭제 전압의 분포가 삭제 전압이 훨씬 더 높이질 때까지 높은 임피던스로 변하지 않는 메모리 셀들을 포함한다는 것을 의미한다는데 있다.
반도체 메모리의 메모리 상태, 즉 각 메모리 셀의 비반응 저항성의 레벨은 명확하게 정의될 필요가 있기 때문에, 기록 또는 삭제 동작의 목적으로 가해지는 전압들이 기록 전압 및 삭제 전압들의 대역폭을 벗어나 있을 필요가 있다.
리프로그래밍 동작을 위한 전압은 비트 라인과 워드 라인 사이에 가해진다. 하지만, 교차점 어레이 형태의 고체-전해질 반도체 메모리는 각각의 비트 라인 및 각각의 워드 라인에 연결되는 복수의 메모리 셀들을 갖지만, 선택 트랜지스터가 존재하지 않기 때문에, 배타적으로 비트 라인을 통하거나 또는 배타적으로 워드 라인을 통하여 각각의 프로그래밍 전압을 적용하는 것은 각각의 라인에 연결되는 모든 메모리 셀들을 각각 리프로그래밍할 수 있다. 이러한 이유로, 메모리 셀에 정보의 아이템을 기록하기 위하여, 필요한 기록 전압은, 함께 필요한 기록 전압을 제공하는 2가지 전압 성분의 형태로 비트 라인 및 워드 라인에 가해진다. 예시에 의하면, 메모리 셀이 연결되는 비트 라인의 전위는 특정 절대값만큼 증가되며, 동시에 메모리 셀이 연결되는 워드 라인의 전위는 특정 절대값만큼 감소된다.
하지만, 교차점 어레이는 그 안에 선택 트랜지스터를 구비하지 않기 때문에, 동일한 비트 라인에 연결되지만 상이한 워드 라인에 연결되거나, 동일한 워드 라인에 연결되지만 상이한 비트 라인에 연결되는 층 스택들에 전압 성분들이 동시에 가해진다. 그들이 삭제 전압들의 대역폭 또는 기록 전압들의 대역폭내에 자리하거나, 또는 그들의 절대값이 훨씬 더 크다면, 이들 전압 성분들은 추가 메모리 셀들의 뜻밖의 리프로그래밍을 초래할 수 있다.
적어도 프로그래밍 동작, 즉 기록 동작 동안, 이들 전압 성분들은 이들의 낮은 대역폭의 한계치 아래에 있도록 선택되어, 선택된 비트 라인과 선택된 워드 라인 사이의 교차점에 자리한 메모리 셀이 배타적으로 프로그래밍될 수 있도록 한다. 이는, 고체-전해질 메모리 회로의 경우에 있어서의 기록 전압들의 대역폭은, 신뢰성 있는 프로그래밍을 위한 충분히 높은 기록 전압 크기의 절반에 해당하는 전압은 너무 작으므로 그것이 프로그래밍 동작을 위한 임계 전압들의 대역폭을 벗어나 위치할 정도로 매우 작기 때문에 가능하다.
이와 정반대의 리프로그래밍 동작, 즉 삭제 동작을 위하여, 고체-전해질 반도체 메모리들의 삭제 전압의 훨씬 더 큰 대역폭은 개별 메모리 셀들에 대한 선택적인 액세스가 알려져 있지 않다는 것을 의미한다. 그 대신에, 비트 라인들 및 워드 라인들 또는 제 1 라인 및 제 2 라인들의 동일한 각 그룹에 의하여 작동되는 메모리 셀의 전체 로우(row), 칼럼(column) 또는 블록들은 동시에 삭제되어야 할 필요가 있다. 고체-전해질 반도체 메모리에서 개별 메모리 셀을 선택적으로 삭제하는 것에 대해 알려진 방법은 아직까지는 존재하지 않는다.
메모리 셀이 서로 독립적으로, 그리고 각각의 다른 메모리 셀들과 관련하여 삭제될 수 있는 저항적 스위칭 메모리 셀들을 갖는 집적 반도체 메모리를 제공하는 것이 바람직하다. 특히, 제공될 반도체 메모리는 삭제 전압들이 그들의 기록 전압보다 넓은 전압 범위에 걸쳐 분포되는 고체-전해질 메모리 셀들의 경우에도 삭제시 개별 메모리 셀들에 대한 선택적인 액세스를 허용할 필요가 있다. 또 다른 목적은, 이러한 반도체 메모리의 개별 메모리 셀상에서 선택적인 삭제 동작을 수행하는데 사용될 수 있는 방법을 제공하는 것이다.
본 발명은, 비휘발성 메모리 셀의 소정의 장치를 갖는 반도체 메모리에 의하여 이 목적을 달성하며, 상기 장치는, 메모리 셀들의 프로그래밍 및 삭제 목적으로 전기적으로 바이어싱될 수 있는 복수의 제 1 라인 및 제 2 라인을 가지며,
- 각각의 메모리 셀은 제 1 라인 및 제 2 라인에 연결되고 고체-전해질을 가지고 메모리 셀이 연결되는 각각의 제 1 라인 및 각각의 제 2 라인 사이에 배치되는 층 스택을 가지며,
- 메모리 셀의 층 스택들은 그들의 비반응 저항성이 각각의 제 1 라인 및 각각의 제 2 라인 사이에 가해지는 전압 레벨로 바뀔 수 있는 형태로 되어 있고 제 1 값을 충분히 높은 양 전압으로 취하고(assume), 상이한 제 2 값을 충분히 높은 음의 값으로 취하며,
- 제 1 라인 및 제 2 라인은, 메모리 셀들의 장치에서 모든 다른 메모리 셀들과 관련하여 선택적으로 선택된 메모리 셀을 선택적으로 삭제하기 위한 목적으로 모든 제 1 라인들 및 모든 제 2 라인들상의 전위들이 변화되고, 선택된 메모리 셀이 연결되는 제 1 라인이 모든 다른 제 1 라인들과 관련하여 선택적으로 제 1 전위로 바이어싱되고, 선택된 메모리 셀이 연결되는 제 2 라인이 모든 다른 제 2 라인들과 관련하여 선택적으로 제 2 전위로 바이어싱될 수 있고, 모든 다른 제 1 라인들이 제 3 전위로 바이어싱되고 모든 다른 제 2 라인들이 제 4 전위로 바이어싱될 수 있도록 작동될 수 있으며,
- 제 1 전위와 제 2 전위간의 전위차는 장치에 있어 어떠한 메모리 셀도 신뢰성 있게 삭제되는 값인, 삭제 전압에 대한 한계값보다 크며,
- 제 3 전위 및 제 4 전위는 선택된 메모리 셀의 선택적인 삭제 동안, 다른 메모리 셀들에 가해지는 전압들이 너무 작아서 다른 메모리 셀들에서의 삭제 동작 및 프로그래밍 동작들이 방지되도록 되어 있다.
본 발명과 일치하여, 메모리 소자로서 고체-전해질을 지닌 층 스택들을 갖는 집적 반도체 메모리는 고체-전해질 메모리 셀들이 다른 메모리 셀들과 관련하여 개별적으로, 즉 선택적으로 삭제될 수 있도록 제 1 라인 및 제 2 라인들을 작동시킨다. 현재까지, 기록 동작, 즉 프로그래밍 동작 이외에 개별 메모리 셀들상에서 삭제 동작들이 선택적으로 수행될 수도 있는 고체-전해질을 토대로 하는 반도체 메모리들은 알려져 있지 않다. 이와는 대조적으로, 본 발명은, 제 1 라인 및 제 2 라인들이 바이어싱되는 전위들의 특정한 선택이 다른 메모리 셀들로부터의 메모리 콘텐츠들의 루징(loose)없이 단일 메모리 셀에 대한 삭제 동작을 제한하도록 한다.
삭제될 메모리 셀과 동일한 제 1 라인 또는 동일한 제 2 라인에 연결되는 여 타 메모리 셀들이 의도와는 상관없이 리프로그래밍되는 것을 방지하기 위하여, 본 발명은 전기적으로 바이어싱되지만 선택된 제 1 라인 및 제 2 라인과는 상이한 바이어스 전압들을 갖는 모든 다른 제 1 라인 및 제 2 라인과 관련되어 있다.
따라서, 본 발명은 전기적 작동을 위해 추가적인 자유도, 즉 삭제될 선택된 메모리 셀이 현재는 연결되어 있지 않고, 따라서 삭제 동작과는 실제적으로 관련되지 않은 제 1 라인 및 제 2 라인상의 전위의 레벨을 사용한다는 아이디어를 토대로 하고 있다. 또한, 모든 메모리 셀내의 정보가 유지되는 경우 라인들이 다른 곳에 있는 전위에 대하여 적절한 방식으로 이들 추가의 제 1 라인 및 제 2 라인을 전기적으로 바이어싱하는 것의 기본적인 아이디어는 선택된 제 1 라인 또는 선택된 제 2 라인에 근접하여(just) 연결되는 상기 메모리 셀들의 리프로그래밍이 방지될 수 있도록 한다. 이는, 첫번째 시간 동안 메모리 셀들의 동일 장치에서 모든 다른 메모리 셀들과 관련하여 단일 고체-전해질 메모리 셀을 선택적으로 삭제하는 것이 가능하다는 것을 의미한다.
메모리 셀의 층 스택들은 그들의 비반응 저항성이 제 1 값을 취하는 경우 높은 임피던스를 가지며, 그들이 비반응 저항성이 제 2 값을 취하는 경우 낮은 임피던스를 갖는 것이 바람직하다.
따라서, 높은-임피던스 상태는 절대값이 충분히 높고 각각의 층 스택에 대한 양의 산술 부호를 갖는 전압을 가함으로써 생성된다. 여기서 사용된 통상적사항들과 조화하여, 층 스택은 제 2 라인상의 전위가 각각의 메모리 셀이 연결되는 제 1 라인상의 전위보다 훨씬 더 낮은 경우 변한다.
반도체 메모리는 높은-임피던스 메모리 셀들이 삭제된 메모리 셀들로서 검출되고, 낮은-임피던스 메모리 셀들이 프로그래밍된 메모리 셀들로서 검출되도록 층 스택들의 비반응 저항성의 크기를 평가하는 것이 바람직하다. 메모리 셀 어레이의 삭제된 상태에 있어, 모든 메모리 셀들은 높은 임피던스로 존재한다. 낮은 임피던스로 프로그래밍된 메모리 셀은, 예를 들어 디지털 "1"에 대응된다. 따라서, 본 발명은, 디지털 "1"이 다른 메모리 셀들과 관련하여 선택적으로 단일 메모리 셀로부터 삭제될 수 있도록, 즉 디지털 "0"으로 전환될 수 있도록 한다. 대안적으로는, 디지털 "0"이 낮은-임피던스 메모리 상태에 대응될 수도 있고, 디지털 "1"이 높은-임피던스 메모리 상태에 대응될 수도 있다. 이 경우에, 선택적인 삭제는 디지털 "0"을 디지털 "1"로 전환시킨다.
제 1 라인 및 제 2 라인에 적용되도록 되어 있는 전위의 레벨과 관련하여, 바람직한 일 실시예는 청구항 제4항에 명시된 수학식들에 의해 기술될 제 1, 제 2, 제 3 및 제 4 전위를 제공하며, 여기서는 V1이 제 1 전위를, V2가 제 2 전위를, V3가 제 3 전위를, 그리고 V4가 제 4 전위를 나타낸다. 제 1 전위는 삭제될 메모리 셀이 연결되는 선택된 제 1 라인에 적용된다. 제 2 전위는 삭제될 메모리 셀이 연결되는 제 2 라인에 연결된다. 제 3 전위는 다른 제 1 라인에 적용되며, 제 4 전위는 다른 제 2 라인에 적용된다.
이들 전위들의 레벨을 명시한 후속 청구항 제4항의 수학식에서, VPL은 임의의 기준 전위이고, Verasemax는 삭제 전압에 대한 한계값이다(상기 한계값 위에서는 어떤 메모리 셀도 신뢰성 있게 삭제된다). 이 한계값은 또한, 다음과 같이 기술 되기도 한다; 도 3에서, 그것은 높은-임피던스 상태로의 전이를 위해 양 전압(U)의 범위에서 임계 전압들의 분포의 우측 바깥쪽 단부에서 발견될 수 있다. 제 1 라인 및 제 2 라인에 적용되도록 되어 있는 전압들의 레벨에 대한 수학식들에 있어서, OD는 1이상인 실수를 나타내며, EI는 최대 1인 실수를 나타낸다. 파라미터(OD)의 크기는 메모리 셀을 삭제하는데 사용되는 제 1 전위가 전위 Verasemax의 레벨과 관련하여 과도한 팩터에 대응된다. 결과적으로, 삭제 동작은 메모리 셀이 보다 확실하고 더욱 신속하게 삭제되도록 한다.
파라미터 EI는 파라미터 c 및 d의 크기에 대한 상한을 규정하는 팩터를 설명한다. 파라미터 c 및 d는 다른 제 1 라인 및 제 2 라인상의 전위 V3 및 V4의 레벨에 영향을 미친다. 팩터 EI는, 다른 메모리 셀에 가해지는 전압들이 기록 및 삭제 전압의 분포들 사이의 전압 범위를 활용한다면 보다 낮은 것으로 판정된 다른 라인들에 적용되는 전위들도 가능한 팩터를 설명한다. 팩터 EI는 다른 메모리 셀들의 의도하지 않은 리프로그래밍과 관련한 추가적인 확실성(certainty)과 관련되어 있다.
파라미터 Verasemax는 삭제 전압에 대한 한계값을 나타낸다(상기 한계값 위에서는 어떠한 메모리 셀도 신뢰성 있게 삭제된다). 이는, 이 한계값이 낮은 임피던스로 초기 프로그래밍되는 메모리 셀들이 높은 임피던스로 변하는 임계 전압의 대역폭의 상한을 나타낸다는 것을 의미한다. 저항적으로 스위칭가능한 고체-전해질 소자들을 갖는 반도체 메모리의 각 메모리 셀에 대한 임계 전압들은 상이한 레벨에 있기 때문에, 개별 메모리 셀들의 임계 전압들을 포함하는 임의의 분포에 대한 상 대적으로 큰 대역폭은 메모리 셀 어레이내의 복수의 메모리 셀에 대해 구체화(specify)될 수 있다. Verasemax는 각각의 메모리 셀이 이 전압으로 바이어싱된다면 신뢰성 있게 높은 임피던스로 변하는 삭제 전압들의 분포의 상한을 나타낸다. 전체적으로 프로그래밍 전압이 보다 높아지는데 대한 가능성이 있지만, 그것은 Verasemax보다 커질 필요가 있다. Verasemax 및 사용되는 삭제 전압의 몫(quotient)는 파라미터 OD에 의하여 기술된다.
Verasemin은 낮은-임피던스 상태로부터 높은-임피던스 상태로의 전이를 위한 임계 전압들의 분포의 하한에 있는 전압을 나타낸다. 따라서, Vwritemin은, 높은-임피던스 상태로부터 낮은-임피던스 상태로의 전이를 위한 (음의) 임계 전압의 대역폭에 대한 상한, 즉 기록 전압의 분포내의 전압 스케일(U)에서, 최소의 절대값을 갖는 최대 전압값을 나타낸다.
파라미터(a, b, c 및 d)는 임의의 실수들인 것이 바람직하다. 하지만, 이들 파라미터들은 또한 정수로 선택될 수도 있고, 특히 간명성을 위해 0을 포함하는 자연수일 수도 있다. 이는, 어떠한 원하는 수의 값이 분수-유리수에 의하여 충분히 양호한 근사치로 표현될 수 있다는 것이 고려된다면, 콘텐트에 대한 어떠한 근본적인 제약을 초래하지 않는다.
일 실시예에서, 파라미터는 제로 값을 갖는다. 이는, 제 1 라인 및 제 2 라인에 적용되는 전위들(V1, V2, V3, V4)의 값들이 변하더라도, 전압이 이들 전위들의 2개의 각각의 인스턴스들간의 차이로부터 얻어지는 메모리 셀에 가해지는 전압들은 변하지 않고 유지된다는 것들 의미한다. 단지, 파라미터는, 모든 메모리 셀들 의 프로그래밍 상태가 변하지 않고 유지되는 경우, 제 1 라인 및 제 2 라인에 적용될 수도 있는 기준 전위(VPL)에 대한 특정 메모리 셀의 선택적인 삭제시 모든 제 1 라인 및 제 2 라인들의 전위를 이동시킨다.
추가의 바람직하고 유리한 실시예에서, 파라미터 c 및 d는 동일한 크기로 이루어지도록 선택된다. 이 경우에, 전위 V1과 V3간의 차이는 전위 V2와 V4간의 차이와 정확하게 동일한 크기로 되어 있다. 이것의 결과는, 선택된 제 1 라인 또는 선택된 제 2 라인에 인접하게 연결되는 메모리 셀들(5c 및 5d)(도 5)이 모두 동일한 크기의 전압으로 바이어싱 되도록 한다. 이는, 각각의 메모리 셀이 삭제될 메모리 셀과 동일한 제 1 라인 또는 삭제될 메모리 셀과 동일한 제 2 라인에 연결되는지의 여부와는 무관하게, 의도하지 않은 리프로그래밍에 대한 동일한 레벨의 안전 팩터가 이들 모든 메모리 셀들에 대해 얻어진다는 것을 의미한다.
반도체 메모리는, 모든 메모리 셀들의 메모리 상태가 변하지 않고 유지되는 경우 모든 제 1 라인 및 모든 제 2 라인이 기준 전위로 바이어싱되는 형태로 이루어지는 것이 바람직하다.
파라미터 b, c 및 d는, 제 1 전위로 바이어싱되는 제 1 라인이나 제 2 전위로 바이어싱되는 제 2 라인 어느 것에도 연결되지 않는 메모리 셀들(도 5의 5b)에 음의 전압이 가해지도록 선택되는 것이 바람직하다. 이 실시예는, 삭제 전압에 대한 임계값의 대역폭이 프로그래밍 전압에 대한 임계값의 대역폭보다 전압값 0볼트에 더 가깝게 얻어지기 때문에 유리하다. 메모리 셀(도 5의 메모리 셀(5a))을 선택적으로 삭제 하기 위한 목적으로, 메모리 셀이 연결되는 해당 제 1 라인의 전위는 상승되고, 해당 제 2 라인의 전위(도 5의 12a)는 하강된다. 선택된 메모리 셀(도 5의 5a)과 동일한 제 1 라인 또는 동일한 제 2 라인에 연결되는 다른 메모리 셀들(도 5의 5c, 5d)이 마찬가지로 삭제되는 것을 방지하기 위하여, 다른 제 1 라인들의 전위는 하강될 수 있고 다른 제 2 라인들의 전위는 상승될 수 있다. 하지만, 결과적으로, 이들 메모리 셀(5b)이 프로그래밍되지 않도록 절대값이 충분히 작을 필요가 있는 음의 전압들이 가해진다. 이들 메모리 셀(5b)에 가해지는 (음의) 전압은 -Verasemin보다 작아지도록(그리고 그것의 절대값보다 크도록) 선택될 수 있다. 즉, 그것은 Vwritemin과 Verasemin 사이의 범위내의 어떠한 값도 취할 수 있으며, 상기 값은, 특히 Vwritemin과 -Verasemin 사이에 있을 수 있다. 이는, 도 3을 참조하여 후술될 임계값 분포의 비대칭성을 고려하고 있다. 이는, 보다 작은, 즉 음이지만 절대값이 -Verasemin보다 큰 전압들이 메모리 셀(5b)에 가해질 수 있다는 것을 의미한다. 또한, 이것은, Verasemin이 오늘날의 고체-전해질 반도체 메모리에 대해 Vwritemin의 절대값보다 작은 상황을 고려하고 있다. 안전하게 초래된 이득이 보다 커질 수록, 삭제될 메모리 셀과 동일한 제 1 라인이나 동일한 제 2 라인 어느 것과도 연결되지 않는 메모리 셀들(도 5의 5b)의 개수가 수치적으로 보다 지배적으로 커지며, 이는, 메모리 셀 어레이내에서 부정확한 프로그래밍에 대해 가장 큰 가능성 안전성이 달성된다는 것을 의미한다.
따라서, 파라미터 b, c 및 d는 제 1 전위로 바이어싱되는 제 1 라인이나 제 2 전위로 바이어싱되는 제 2 라인 어느 것과도 연결되지 않는 메모리 셀(도 5의 5b)에 가해지는 전압의 절대값이 양의 전압에 대한 한계값(Verasemin)보다 크도록 선택되는 것이 바람직하다(상기 한계값 아래에서는 삭제 동작이 신뢰성 있게 방지되고 음의 전압에 대한 한계값(Vwritemin)의 절대값보다 작아지며, 상기 한계값 위에서는 프로그래밍 동작이 신뢰성 있게 방지된다). 이는, 절대값이 파라미터 Verasemin과 Vwritemin의 절대값들 사이에 있는 모든 이들 메모리 셀들(5b)에 음의 전압이 가해진다는 것을 의미하며, 여기서 Verasemin은 양이지만 Vwritemin은 음이며, Verasemin보다 큰 절대값을 갖는다. 이 실시예는 선택되지 않은 제 1 라인 및 삭제 전압에 대한 임계값들의 분포로부터 특히 큰 간격에 있는 제 2 라인에 의하여 연결되는 메모리 셀들(5b)에 가해지는 바이어스 전압에 대한 전압 범위를 개방한다(open up).
또한, 파라미터 b, c 및 d는, 선택된 메모리 셀(도 5의 5a)이 삭제되는 경우, 다른 메모리 셀들(도 5의 5b, 5c 및 5d)에 가해지는 전압의 크기가 양의 전압에 대한 한계값보다 작도록 선택된다(상기 한계값 아래에서는 삭제 동작이 신뢰성 있게 방지되지만, 음의 전압에 대한 한계값보다는 크며, 상기 한계값 위에서는 프로그래밍 동작인 신뢰성 있게 방지된다). 다른 메모리 셀들(도 5b, 5c 및 5d)에 가해지는 전압들 모두는 파라미터 Verasemin과 Vwritemin 사이에 위치된다. 이와 관련하여, 파라미터 a 및 b가 규정된 후에, 특히 청구항 제4항이 파라미터 c 및 d에 대하여 포함하고 있는 부등식들이 관찰될 필요가 있다.
메모리 셀들의 디자인과 관련하여, 메모리 셀들의 층 스택들은, 고체-전해질의 일 측상에, 충분히 높은 기록 전압이 층 스택에 가해지는 경우 금속 이온들이 고체-전해질내로 확산되는 금속층을 갖는다. 이것은 메모리 셀을 낮은 임피던스로 변화시킨다. 한편, 충분히 높은 삭제 전압이 가해진다면, 금속 이온들은 고체-전해질을 벗어나 다시 금속층내로 확산되고, 메모리 셀은 높은 임피던스로 변한다. 가장 단순한 경우에 있어, 금속층은 일 금속층이거나 금속 합금으로 만들어진 층이다. 그것은, 예를 들어 은을 포함한다.
예시의 방식으로, 고체 전해질 및 금속 층의 물질 조성의 성질은, 낮은-임피던스 메모리 셀들이 높은 임피던스로 변화되는 삭제 전압들에 대한 임계값 및 높은-임피던스 메모리 셀들이 낮은 임피던스로 변화되는 프로그래밍 전압들에 대한 임계값이, 다수의 메모리 셀들에 대해, 전압 범위들에 걸쳐 랜덤하게(randomly) 분포되고, 삭제 전압들에 대한 임계값들이 프로그래밍 전압들에 대한 임계값들보다 더 넓은 전압 범위에 걸쳐 분포되도록 되어 있다. 이는 고체-전해질 메모리 셀들을 갖는 경우이다. 하지만, 본 발명은, 근본적으로(fundamentally), 프로그래밍 전압들의 대역폭이 삭제 전압들의 대역폭보다 더 큰 반도체 메모리들을 동작(operate)시키는데 사용될 수 있다.
예시의 방식으로, 고체 전해질 및 금속 층의 물질 조성의 성질은, 양의 전압에 대한 한계값(이 한계값 위에서 삭제 동작이 신뢰성 있게 방지됨)이, 음의 전압에 대한 한계값(이 한계값 위에서 프로그래밍 동작이 신뢰성 있게 방지됨)의 절대값보다 낮게 되어 있다. 따라서, 파라미터(Vwritemin)가 음(negative)일 지라도, 그 절대값은 파라미터(Verasemin)의 절대값보다 더 크다.
또한, 예시의 방식으로, 층 스택(layer stack)들의 비반응성 저항의 전압 의존성의 성질은, 삭제 전압에 대한 한계값(이 한계값 위에서 여하한의 메모리 셀들 이 신뢰성 있게 삭제됨)이, 프로그래밍 전압에 대한 한계값(이 한계값 아래에서 여타의 메모리 셀이 신뢰성 있게 프로그래밍됨)보다 더 크도록 제공된다. 이는, 삭제 전압의 대역폭이 프로그래밍 전압들의 대역폭보다 더 작은 절대값을 갖는 전압 값들까지 연장(extend)되는 고체-전해질 메모리 셀들에 대해 특히 적합하다.
층 스택들내의 고체 전해질은 유리-형 물질(glass-like material)을 포함하는 것이 바람직하다. 층 스택들내의 고체 전해질은 칼코게나이드(chalcogenide)를 포함할 수 있으며, 특히, 예를 들어, 고체 전해질은 은, 게르마늄 및 셀레늄을 포함하는 화합물을 포함할 수 있다. 특히, 은 이온들은 이 물질안으로 확산될 수 있다. 따라서, 금속 층은 예를 들어 순은층(pure silver layer)일 수 있다.
마지막으로, 제 1 라인들 및 제 2 라인들은 서로로부터 층 스택들의 대향 측면들상에 배치된다.
도 1은 비휘발성 메모리 셀들(5)의 장치(2)를 갖는 집적화된 반도체 메모리(1)의 개략적인 평면도를 나타낸다. 또한, 상기 장치(2)는, 상기 메모리 셀들(5)을 프로그래밍하고 삭제하기 위해 전기적으로 바이어스(bias)될 수 있는 다수의 제 1 라인들(11) 및 제 2 라인들(12)을 갖는다. 각각의 메모리 셀(5)은 정확히 하나의(precisely one) 제 1 라인(11) 및 정확히 하나의 제 2 라인(11)에 연결된다; 상기 장치(2)는 메모리 셀들(5), 특히 선택 트랜지스터(slection transistor)를 필요로 하지 않는 고체-전해질 메모리 셀들이 존재하는 교차점 어레이를 형성한다.
도 2는 도 1의 반도체 메모리(1)내의 메모리 셀(5)의 사시도를 나타낸다. 제 1 라인(11)이 제 2 라인(12)과 교차되는 위치에서, 제 1 라인(11)을 제 2 라인(12)에 연결하는 층 스택(8)이 제 1 라인(11)과 제 2 라인(12) 사이에 배치된다. 따라서, 제 1 라인, 층 스택(8) 및 제 2 라인(12)은 상이한 전위들(V1, V2)을 갖는 제 1 라인(11) 및 제 2 라인(12)을 바이어싱함으로써 전류(I)를 전도(conduct)시키는데 사용될 수 있다. 층 스택(8)은 고체 전해질(6)을 포함하여 이루어지는 층 및 그에 인접한 금속 층(7)을 갖는다. 상기 금속 층(7)은, 충분히 큰 절대값의 음의 전압이 제 1 라인과 제 2 라인 사이에 인가되는 경우, 이온 형태로 고체 전해질(6)상의 층안으로 확산될 수 있는 금속, 예컨대 은을 포함한다. 이는 층 스택(8)의 비반응성 저항을 변경시킨다; 메모리 셀(5)은 낮은 임피던스로 변화된다.
도 3은 도 1의 고체-전해질 반도체 메모리내의 기록 및 삭제 전압들에 대한 임계값들의 의존성을 나타낸다. 삭제 전압 또는 기록 전압의 특정 레벨에 대한 특정 임계값이 비교적 많은 수의 고체-전해질 메모리 셀들을 갖는 집적화된 반도체 메모리에서 생기는 주파수는, 임의의 메모리 셀에 인가된 전압(U)의 함수로서 플로팅(plot)된다. 따라서, 함수 값들은 현재 임계 전압들이 관련 값(U)이라고 가정한 메모리 셀들의 개수에 대응한다.
삭제 전압들에 대한 임계값들(G1)은 2개의 한계값들(Verasemin 및 Verasemax) 사이의 비교적 큰 대역폭을 갖는다. Verasemax는 삭제 전압에 대한 한계값(이 한계값 위에서 여하한의 메모리 셀이 신뢰성 있게 삭제됨)이다. Verasemin은 양의 전압에 대한 한계값(이 한계값 아래에서 삭제 동작이 신뢰성 있게 방지됨)이다. 반도체 메모리내의 메모리 셀들에 대한 메모리 상태가 낮은-임피던스 메모리 상태로부터 높은-임피던스 메모리 상태로 변화되는 그들 전압들의 분포는 그 사이에 배치된다. 이러한 이유로, 양의 전압은 각각 초기의 낮은-임피던스 메모리 상태를 높은-임피던스 메모리 상태로 변환(convert)시킨다. 각각의 메모리 셀에 대해, 메모리 상태에서의 이러한 변화가 발생되는 그 임계 전압은 Verasemin과 Verasemax 사이의 분포 범위내에 존재한다. 반도체 메모리내의 임의의 메모리 셀내의 신뢰성 있는 삭제 정보는 개개의 작동된 메모리 셀과 관계 없이 높은-임피던스 상태에 도달되는 삭제 전압이 선택될 것을 요구하기 때문에, Verasemax보다 더 높은 삭제 전압들이 고체-전해질 반도체 메모리에서 선택된다. 이와 유사하게, 여타의 메모리 셀들에 인가되는 전압들은, 이들 여타의 메모리 셀들이 비의도적으로(unintentionally) 삭제되는 것을 방지할 필요가 있는 경우, Verasemin보다 더 높지 않아야 한다.
기록 전압들에 대한 임계값들(G2)은 음의 전압들의 범위내에 존재하며 삭제 전압에 대한 임계값들(G1)보다 더 작은 대역폭을 갖는다. Vwritemax는 프로그래밍 전압에 대한 한계값(이 한계값 아래에서 여하한의 메모리 셀이 신뢰성 있게 프로그램됨)이다. 이는, 절대값이 Vwritemax의 절대값보다 더 큰 음의 전압의 경우, 이 전압으로 바이어싱되는 여하한의 메모리 셀이 낮은 임피던스로 신뢰성 있게 스위칭(switch)되고 따라서 정보가 메모리 셀에 기록된다는 것을 의미한다. Vwritemin은 음의 전압에 대한 한계값(이 한계값 위에서 프로그래밍 동작이 신뢰성 있게 방지됨)이다. 따라서, 기록 전압들에 대한 임계값들(G2)의 대역폭은 Vwritemin으로부터 Vwritemax로 연장되며, 이는 또 다른 메모리 셀들에 또 다른 정보를 동시에 기록하 지 않고도, 도 1의 반도체 메모리(1)내의 개별적인 메모리 셀들(5)에 정보를 기록할 수 있기에 충분히 작다. 도 1로부터 알 수 있는 바와 같이, 다수의 각각의 메모리 셀들(5)이 각각의 제 2 라인(12)에 대해 각각의 제 1 라인에 연결되기 때문에, 절대값이 Verasemax 또는 Vwritemax보다 더 큰 전압으로 제 1 또는 제 2 라인을 바이어싱하는 것은 당해(in question) 라인에 연결된 모든 메모리 셀들이 리프로그래밍되는 결과를 초래할 수도 있다. 그러므로, 단일 메모리 셀에 대한 선택적인 프로그래밍 접근은, 선택된 제 1 라인 및 제 2 라인에 각각, 선택된 제 1 라인과 선택된 제 2 라인 사이의 교차 지점에 위치된 메모리 셀(5)이 리프로그래밍에 요구되는 전압을 함께 생성하는 전압 성분(voltage component)들을 인가하여야만 수행될 수 있다. 이는, 프로그래밍되어야 하는 메모리 셀과 동일한 제 1 라인 또는 동일한 제 2 라인에 연결되는 여타의 메모리 셀들의 비의도적인 리프로그래밍을 방지한다.
이는, 기록 전압들에 대한 임계값들(G2)의 분포가 단지 비교적 작은 대역폭을 갖기 때문에 수행될 수 있다. 하지만, 개별적인 메모리 셀을 선택적으로 삭제하는 필적할만한 과정(comparable procedure)이 공지되어 있지 않으며, 또한 불가능한데, 그 이유는 삭제 전압들의 임계값들(G1)이 전압 스케일(voltage scale)에서 훨씬 더 큰 대역폭을 갖기 때문이다. 그러므로, 고체-전해질 반도체 메모리들에서는, 메모리 셀들의 적어도 전체 칼럼들, 로우들 또는 블록들을 함께 삭제할 필요가 있을 것이다.
기록시의 이러한 접근은, 예시의 방식으로, 삭제되어야 할 메모리 셀이 연결되어 있고, 음의 기록 전압의 절반만큼 낮아지는, 삭제를 위해 선택된 제 1 라인상 의 전위, 및 삭제되어야 하는 메모리 셀이 연결되어 있고, 기록 전압의 절반만큼 상승되는, 삭제를 위해 선택된 제 2 라인상의 전위에 의해 수행될 수 있다. 그 후, 선택된 메모리 셀은 기록 전압에 대응하고 절대값이 Vwritemax보다 큰 그것에 인가된 음의 전압을 갖는다. 동일한 제 1 라인에 연결된 그들 또 다른 메모리 셀들은 선택적 프로그래밍에 사용되는 전압의 크기의 절반인 음의 전압에 직면(encounter)한다. 하지만, 프로그래밍에 대한 임계값들(G2)의 대역폭이 비교적 작기 때문에, 거기에 인가된 절반-크기의 전압의 절대값은 도 3에서 그것이 한계값(Vwritemin)의 우측에 위치되기에 충분히 작으며, 따라서, 또 다른 메모리 셀들의 비의도적인 프로그래밍의 유도가 불가능하다. 프로그래밍되어야 할 메모리 셀과 동일한 제 2 라인에 연결된 그들 메모리 셀들은 동시적인 덮어쓰기(overwriting)에 대해서도 보호된다. 또한, 제 2 라인상의 전위가 단지 이 절대값만큼 낮아졌기 때문에, 그들은 레벨이 기록 전압의 절반인 그들에 인가된 전압을 갖는다.
도 4는, 상세하게는, 단일 메모리 셀을 선택적으로 삭제하기 위해 동일한 과정이 적용되는 경우에서, 제 1 및 제 2 라인들을 갖고, 또한 메모리 셀들에 대해 그로부터 얻어진 이들 라인들 및 전압들에 인가된 전위를 갖는 반도체 메모리내의 메모리 셀 어레이를 개략적으로 나타낸다. 삭제 전압들의 보다 큰 대역폭은, 이 과정이 수행되는 것이 아니며, 도 4를 참조하여, 본 발명의 과제를 명확히 하기 위해 의도된다는 것을 의미한다.
도 4에 단지 개략적으로 도시된 반도체 메모리(1)내의 메모리 셀들(5)의 장치(2)는 제 1 라인들(11) 및 제 2 라인들(12)을 포함하며, 그로부터, 선택된 제 1 라인(11a) 및 선택된 제 2 라인(12a)은 각각 그들이 여타의 메모리 셀들(5b, 5c, 5d)과 관련하여 선택적으로 교차되는 위치에 위치된 메모리 셀(5a)을 삭제하기 위해 바이어싱된다. 세부적인 확대도는 메모리 셀들(5)에 대한 하나의 가능한 방위의 일례를 나타낸다; 세부적인 확대도는 고체 전해질(6)을 포함하여 이루어진 각각의 층이 제 1 라인(11)에 각각 연결되고, 층 스택(8)내의 금속 층(7)이 각각의 제 2 라인(12)에 연결되어 있다는 것을 보여준다. 메모리 셀(5)이 연결된 제 2 라인(12)상의 전위보다 제 1 라인(11)이 더 높은 경우, 전압(U)은 양으로 표시된다. 도 4는 4 x 4 메모리 셀들의 매트릭스를 나타낸다. 단일 메모리 셀의 선택적인 프로그래밍에 대해 상술된 바와 같이, 단일 메모리 셀을 삭제하는 삭제 전압이 절대값의 절반과 같은 크기를 갖는 2개의 전압 성분들로 분할된다면, 기준 전위(VPL)에 대한 ΔV/2의 전압 요소(voltage element)는 예를 들어 선택된 제 1 라인(11a)에 인가될 것이다. 또한, ΔV/2의 전압 요소는 선택된 제 2 라인(12a)에 연결될 것이므로, 라인들(11a, 12a)이 교차하는 위치에 배치된 메모리 셀(5a)이 ΔV의 삭제 전압에 직면하게 되고 삭제된다. 선택된 제 1 라인(11a)상의 전위가 단지 이 절대값에 대응하기 때문에, 동일한 제 1 라인(11a)에, 하지만, 선택된 메모리 셀(5a)과 상이한 제 2 라인(12b)에 연결된 그들 메모리 셀들(5c)에 레벨 ΔV/2에서의 삭제 전압이 인가된다. 또한, 메모리 셀(5a)과 동일한 제 2 라인(12a)에만 연결된 그들 메모리 셀들(5d)에 레벨 ΔV/2에서의 전압이 인가된다.
도 3은 성공적인 삭제에 요구되는 삭제 전압이 적어도 Verasemax만큼 높을 필요가 있다는 것을 나타낸다. 이는 삭제 전압이 Verasemax보다 다소 위에 있도록 선택되는 경우에 충분하다. 하지만, 값 ΔV/2에 대응하는 사용된 삭제 전압의 절반이 삭제 전압의 분포들의 대역폭내에, 즉 Verasemin과 Verasemax 사이의 대역폭내에 존재한다. 삭제를 위한 각각의 임계값(G1)이 동일한 제 1 라인(11a)에 연결된 메모리 셀들 또는 동일한 제 2 라인(12a)에 연결된 메모리 셀들에 대해 위치되는지에 따라, 이들 셀들은 메모리 셀(5a)과 동일한 시간에서 삭제되거나 삭제되지 않는다. 따라서, 여타의 메모리 셀들에 관련하여, 특히 메모리 셀들(5c 및 5d)에 관련하여, 선택적으로, 선택된 메모리 셀(5a)만의 신뢰성 있는 삭제는 불가능하다. 이는, 삭제 전압들에 대한 인계값들(G1)의 큰 대역폭 때문이다. 따라서, 도 4는, 본 발명을 기초로 하여, 개별적인 메모리 셀이 연결되는 제 1 라인 및 제 2 라인에 걸쳐 삭제 전압이 분할되는 경우에도, 또 다른 메모리 셀들의 비의도적인 삭제를 신뢰성 있게 방지하지 않고, 여타의 메모리 셀들과 관련하여 이 메모리 셀이 선택적으로 삭제될 수 없는 문제점을 예시한다. 이를 해결하기 위해서는, 본 발명에 의해 제안된 반도체 메모리에서 실현되는 추가의 조치(measure)들이 요구된다.
도 5는 제 1 라인(11) 및 제 2 라인(12)의 본 발명의 메모리-내부 작동(memory-internal actuation)에 의해, 개별적으로, 즉 여타의 메모리 셀들과 관련하여 선택적으로 삭제될 수 있는 메모리 셀들(5)의 장치(2)를 갖는 본 발명의 반도체 메모리(1)내의 메모리 셀 어레이를 개략적으로 나타낸다. 선택된 메모리 셀(5a)을 삭제하기 위해서, 삭제될 선택된 메모리 셀(5a)이 연결된 선택된 제 1 라인(11a) 및 선택된 제 2 라인(12a)이 바이어싱된다. 본 발명에 따르면, 먼저, 선택된 라인들(11a, 12a)상의 전압 변화들은 도 4에서보다 상이한 레벨들이 선택되게 한 다. 두번째로, 본 발명에 따르면, 여타의 제 1 라인들(11b) 및 여타의 제 2 라인들(12b)이 동시에, 상세하게는 적절히 선택된 전위들로 바이어싱된다. 모든 제 1 및 제 2 라인들(11a, 11b, 12a, 12b)에 대한 이들 상이한 바이어스 전압들의 조합된 작용(action)은, 개별적인 선택된 메모리 셀(5a)이 선택적으로 삭제될 수 있으며 또한 이와 동시에 여타의 메모리 셀들의 비의도적인 삭제가 신뢰성 있게 방지되는 크기로 메모리 셀들(5)상에 전압들을 유도하게 된다.
단일 메모리 셀(5a)만을 선택적으로 삭제하기 위해 제 1 및 제 2 라인들(11, 12)이 바이어싱될 필요가 있는 전위들(V1, V2, V3 및 V4)의 레벨에 대해 도 5에 나타낸 공식들은 각각 기준 전압을 나타내는 파라미터(VPL)를 포함한다. 예시의 방식으로, 기준 전압(VPL)은, 삭제 동작이 행해지지 않고 모든 메모리 셀들내의 정보가 유지되는 경우에 제 1 및 제 2 라인들상에 존재하는 전압일 수 있다. 추가적으로, 전압들(V1, V2, V3 및 V4)은 삭제되어야 하는 선택된 메모리 셀(5a)에 인가된 삭제 전압을 나타내는 파라미터(ΔV)를 포함한다. 이 삭제 전압 U1 = ΔV는 삭제되어야 하는 메모리 셀(5a)상에만 존재한다. 이 제 1 전압(U1)의 레벨은, 또 다른 메모리 셀들(5c 및 5d)의 비의도적인 삭제를 방지하기 위해서, 본 발명에 따라, 제 1 및 제 2 라인들(11, 12)에 인가된 그들 전위들(V1, V2, V3 및 V4)을 제어(govern)한다. 도 5에 도시된 실시예에서, 이들 전위들은 다음의 수학식들로부터 얻어진다.
이들 수학식에서, 간단히 하기 위해, 정수, 또한 특히 0을 포함하는 자연수가 선택될 수 있는 파라미터들(a, b, c 및 d)은 실수(real number)를 나타낸다. 그 결과로, 전위들(V1 내지 V4)에 대한 수학식들에서, 관련된 라인상의 전위에서의 각각의 불일치(discrepancey) ΔV에는, 분수-유리수(fractional-rational number)를 나타내고 분모내에 파라미터(b)를 각각 갖는 팩터(factor)가 제공된다. 파라미터(a)는 삭제되어야 할 메모리 셀(5a)이 연결된 제 1 라인(11a)의 레벨을 결정한다. 메모리 셀(5a)이 삭제 전압(ΔV)의 레벨에서 제 1 전압(U1)을 정확히 포함하도록, 메모리 셀(5a)이 연결된 제 2 라인(12a)이 정확히 선택된다. 여타의 제 2 라인들(12b)을 바이어싱하는데 사용되는 제 4 전위(V4)의 레벨에 대한 수학식은 또 다른 파라미터(c)를 포함하며, 이는, 선택된 제 1 라인(11a)에, 하지만, 삭제되어야 하는 메모리 셀(5a)과 상이한 제 2 라인(12b)에 연결된 그들 메모리 셀들(5c)이 c/b ΔV의 제 2 전압(U2)으로 바이어싱되는 효과를 가져온다. 팩터(c/b)는 1보다 작으나, 특히, 보다 정확히 아래로 결정될 것이다. 여타의 제 1 라인들(11b)을 바이어싱하는데 사용되는 전위(V3)에 대한 수학식은 또 다른 파라미터(d)를 포함한다. 이는, 선택된 제 2 라인(12a)에, 하지만, 삭제되어야 하는 메모리 셀(5a)과 상이한 제 1 라인(11b)에 연결된 그들 메모리 셀들(5d)이 기준 전위(VPL)에 대해 전압 U3 = d/b ΔV로 바이어싱된다는 것을 의미한다. 또한, 팩터(d/b)는 1보다 작으며 보다 정확히 아래로 결정된다. 도 5에서, 선택된 제 1 라인(11a)에도 또한 선택된 제 2 라인(11b)에도 연결되지 않은 그들 메모리 셀들(5b)은 U4 = -(1-(c+d)/b)ΔV의 제 4 전압으로 바이어싱된다.
전위들(V1 내지 V4) 및 전압들(U1 내지 U4)에 대해 도 5에 나타낸 수학식들에서, 이미 상술된 바와 같이, ΔV는 선택된 삭제 전압을 나타낸다. 메모리 셀들(5b, 5c, 5d)의 비의도적인 리프로그래밍, 특히, 메모리 셀들(5c 및 5d)의 비의도적인 삭제, 및 메모리 셀(5a)의 삭제 시 메모리 셀들(5b)의 비의도적인 프로그래밍을 방지하기 위해서, 다음의 조건들이 수립된다:
조건 1: 
조건 2: 
조건 3: 
.
또한, 삭제되어야 할 메모리 셀(5a)에 대한 삭제 전압(ΔV)이 한계값(Verasemax)보다 얼마만큼 더 크도록 선택되는지를 나타내고, 1보다 더 크거나 1인 파라미터(OD: overdrive)가 정의된다. 따라서 다음과 같이 적용된다:
ΔV = OD * Verasemax.
또한, 선택된 제 1 라인(11a) 또는 선택된 제 2 라인(12a)에 연결된 그들 메 모리 셀들(5c 및 5d)상에 인가된 전압의 절대값이 어떤 팩터만큼 Verasemin보다 작은지를 나타내고, 1보다 더 작거나 1인 파라미터(EI: Erase Inhibit)가 정의된다.
조건 2에 파라미터들(OD 및 EI)를 대입하면, 다음과 같은 수학식이 얻어진다:
또한, 그들을 조건 3에 대입하면, 다음과 같은 수학식이 얻어진다:
이는 다음과 같은 한계(restriction)들이 파라미터들(c 및 d)에 대해 규정된다는 것을 의미한다:
파라미터들(c 및 d)에 대한 이들 조건들이 관찰되면, 메모리 셀(5a)을 선택적으로 삭제하는 경우에 여타의 메모리 셀들(5c 및 5d)이 비의도적인 삭제에 대해 보호되고, 선택된 제 1 라인(11a)에도 또한 선택된 제 2 라인(12a)에도 연결되지 않은 여타의 메모리 셀들(5b)이 비의도적인 프로그래밍에 대해 보호된다고 확신한다. 특히, 여타의 메모리 셀들에 인가된 전압(U4)이 위치될 수 있는 범위는, 단지 -Verasemin과 Verasemin 사이의 전압 범위, 하지만, 추가적으로, Vwritemin과 -Verasemin 사이의 전압 범위도 포함하지 않도록 선택될 수 있다. 이는 고체-전해질 메모리 셀들의 스위칭 응답의 비대칭성을 허용하며, 메모리 셀들(5c 및 5d)에 인가된 전압들이 훨씬 더 작도록 선택될 수 있는데, 그 이유는, Vwritemin과 -Verasemin 사이의 범위내의 전압이 이들 메모리 셀들을 부주의하게(inadvertently) 프로그래밍하지 않으면서 메모리 셀들(5b)에 인가될 수 있기 때문이다.
메모리 셀(5a)을 삭제하기 위해서, 예를 들어, 선택된 제 1 라인(11a)상의 제 1 전위(V1)가 상승되고, 선택된 제 2 라인(11b)상의 제 2 전위(V2)가 하강된다. 또한, 2개의 라인들(11a, 12a) 중 하나에만 연결된 그들 메모리 셀들(5c 및 5d)이 삭제되지 않도록, 여타의 라인들(11b, 12b)도 바이어싱된다. 이들 여타의 라인들상의 바이어스 전압들(V3, V4)은 파라미터들(c, d), 및 본 명세서에서 추가 제약(constraint)들인 상기의 부등식들에 의해 제한된 크기에 의해 결정된다. 이미 상술된 바와 같이, 팩터(OD)는 1보다 더 크거나 1이며, 팩터(EI)는 1보다 더 작거나 1이다. 특히, 파라미터들(c 및 d)은 각각 b보다 더 작으며, 그 직접적인 결과는, 선택된 라인들(11a) 중 하나에만, 하지만 각각의 여타의 선택된 라인(12a, 11a)에는 연결되지 않은 메모리 셀들(5b)이 ΔV보다 더 작은 전압(U2 또는 U3)으로 바이어싱된다는 것을 알 수 있다.
파라미터들(c, d)의 레벨에 대한 상기의 부등식들은, 메모리 셀들이 바이어싱되는 전압들(U2, U3)이 Verasemin보다 더 작거나 같다는 것을 동시에 보장한다. 또한, 제 4 전압(U4)의 절대값이 Vwritemin의 절대값보다 더 작다는 것을 확신한다.
상기에 나타낸 바와 같이 제 1 및 제 2 라인들상의 전위들(V1, V2, V3 및 V4)을 선택함으로써, 집적화된 반도체 메모리는, 본 발명에 따라, 선택적인 삭제를 위해 선택되는 여하한의 메모리 셀(5a)이 여타의 메모리 셀들(5b, 5c, 5d)과 관련하여 선택적으로 삭제될 수 있도록 동작될 수 있다. 바람직하게, 전위들(V1, V2, V3 및 V4)은 동시에 또한 동일한 주기 중에, 즉 동일한 시간 간격내에, 라인들(11a, 11b, 12a, 12b)에 인가되므로, 여타의 메모리 셀들(5b) 중 하나의 비의도적인 삭제 또는 덮어쓰기가 항상 방지된다는 것을 확신한다.
본 발명을 이용하면, 특히 고체-전해질 메모리 셀들은, 랜덤한 선택적 액세스(random selective access) 갖는 다이렉트 액세스 메모리(direct access memory)의 경우에서와 마찬가지로, 기록 시에 또는 삭제 시에 여하한의 개별적인 메모리 셀상에서 동작될 수 있도록 사용될 수 있을 것이다.
본 발명에 따르면, 비휘발성 메모리 셀들의 장치를 구비한 집적 반도체 메모리 및 방법이 제공된다.
Claims (25)
- 비휘발성 메모리 셀(5)들의 장치(2)를 구비한 집적 반도체 메모리(1)에 있어서,- 상기 장치(2)는 메모리 셀(5)들을 프로그래밍 및 삭제하기 위하여 전기적으로 바이어싱될 수 있는 복수의 제 1 라인(11) 및 제 2 라인(12)을 구비하고,- 각각의 메모리 셀(5)은 제 1 라인(11)과 제 2 라인(12)에 연결되며, 고체 전해질(6)을 구비하고 각각의 제 1 라인(11) 및 각각의 제 2 라인(12) 사이에 배치되는 층 스택(8)을 구비하여, 상기 메모리 셀(5)이 연결되며,- 상기 메모리 셀(5)들 내의 상기 층 스택(8)들은, 그들의 비반응성 저항(Ω)이 상기 각각의 제 1 라인(11)과 상기 각각의 제 2 라인(12) 사이에 인가되고 제 1 값(R1)을 충분히 높은 양전압으로 취하며 상이한 제 2 값(R2)을 충분히 높은 음전압으로 취하는 전압(U)의 레벨만큼 변경될 수 있도록 하는 형태로 되어 있고,- 상기 제 1 라인(11) 및 상기 제 2 라인(12)은, 상기 제 1 라인(11)과 상기 제 2 라인(12) 상의 전위들이 메모리 셀들의 상기 장치(2)에서 여타의 모든 메모리 셀(5b, 5c, 5d)들에 대하여 선택적으로 선택된 메모리 셀(5a)을 선택적으로 삭제하기 위하여 변경되도록 작동될 수 있어, 상기 선택된 메모리 셀(5a)이 연결되는 제 1 라인(11a)이 여타의 모든 제 1 라인(11b)에 대하여 선택적으로 제 1 전위(V1)로 바이어싱되고, 상기 선택된 메모리 셀(5a)이 연결되는 제 2 라인(12a)이 여타의 모든 제 2 라인(12b)에 대하여 선택적으로 제 2 전위(V2)로 바이어싱되며, 여타의 모 든 제 1 라인(11b)은 제 3 전위(V3)로 바이어싱되고, 여타의 모든 제 2 라인(12b)은 제 4 전위(V4)로 바이어싱되도록 하며,- 상기 제 1 전위(V1)와 상기 제 2 전위(V2)간의 전위차는 삭제 전압에 대한 한계값(Verasemax)(이 한계값 위에서 상기 장치(2)의 여하한의 메모리 셀(5)이 신뢰성 있게 삭제됨)보다 크고,- 상기 제 3 전위(V3) 및 상기 제 4 전위(V4)는, 상기 선택된 메모리 셀(5a)의 선택적인 삭제 동안, 여타의 메모리 셀(5b)에 인가된 전압들이 매우 낮아 상기 여타의 메모리 셀(5b, 5c, 5d)들에서의 삭제 동작들과 프로그래밍 동작들이 방지되도록 비례되는 것을 특징으로 하는 집적 반도체 메모리.
- 제1항에 있어서,상기 메모리 셀(5)들 내의 상기 층 스택(8)들은, 그들의 비반응성 저항(Ω)이 상기 제 1 값(R1)을 취할 때에 높은 임피던스를 가지고, 그들의 비반응성 저항(Ω)이 상기 제 2 값(R2)을 취할 때에 낮은 임피던스를 가지는 것을 특징으로 하는 집적 반도체 메모리.
- 제1항 또는 제2항에 있어서,상기 집적 반도체 메모리는, 높은-임피던스 메모리 셀들이 삭제된 메모리 셀들로서 검출되고 낮은-임피던스 메모리 셀들이 프로그래밍된 메모리 셀들로서 검출되도록, 상기 층 스택(8)들의 비반응성 저항(Ω)의 크기를 평가하는 것을 특징으로 하는 집적 반도체 메모리.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 제 1 전위(V1), 제 2 전위(V2), 제 3 전위(V3) 및 제 4 전위(V4)는 다음과 같은 조건들을 토대로 규정되며:
및
- 여기서, VBL은 임의의 기준 전압이고, Verasemin은 양전압에 대한 한계값( 이 한계값 아래에서 삭제 동작이 신뢰성 있게 방지됨)이고, Vwritemin은 음전압에 대한 한계값(이 한계값 위에서 프로그래밍 동작이 신뢰성 있게 방지됨)이고,- OD는 1 이상의 실수이고, EI는 1 이하의 실수인 것을 특징으로 하는 집적 반도체 메모리. - 제4항에 있어서,상기 파라미터 a, b, c, d 들은 임의의 실수인 것을 특징으로 하는 집적 반도체 메모리.
- 제4항에 있어서,상기 파라미터 a, b, c, d 들은 각각 정수인 것을 특징으로 하는 집적 반도체 메모리.
- 제4항에 있어서,상기 파라미터 a, b, c, d 들은 각각 자연수인 것을 특징으로 하는 집적 반도체 메모리.
- 제4항 내지 제7항 중 어느 한 항에 있어서,상기 파라미터 a는 0과 같은 것을 특징으로 하는 집적 반도체 메모리.
- 제4항 내지 제8항 중 어느 한 항에 있어서,상기 파라미터는 c 및 d는 같은 크기로 선택되는 것을 특징으로 하는 집적 반도체 메모리.
- 제4항 내지 제9항 중 어느 한 항에 있어서,상기 집적 반도체 메모리는, 모든 메모리 셀(5)들의 메모리 상태가 변하지 않고 유지될 때에, 모든 제 1 라인(11) 및 모든 제 2 라인(12)들이 상기 기준 전압(VPL)으로 바이어싱되도록 하는 형태로 되어 있는 것을 특징으로 하는 집적 반도체 메모리.
- 제4항 내지 제10항 중 어느 한 항에 있어서,상기 파라미터 b, c, d는, 상기 제 1 전위(V1)로 바이어싱되는 상기 제 1 라인(11a)에도 연결되지 않고 상기 제 2 전위(V2)로 바이어싱되는 상기 제 2 라인(12a)에도 연결되지 않는 상기 메모리 셀(5b)들에 음전압(U4)이 인가되도록 선택되는 것을 특징으로 하는 집적 반도체 메모리.
- 제1항 내지 제11항 중 어느 한 항에 있어서,상기 파라미터 b, c, d는, 상기 제 1 전위(V1)로 바이어싱되는 상기 제 1 라인(11a)에도 연결되지 않고 상기 제 2 전위(V2)로 바이어싱되는 상기 제 2 라인(12a)에도 연결되지 않는 상기 메모리 셀(5b)들에 인가되는 상기 전압(U4)의 절대 값이 양전압에 대한 한계값(Verasemin)(이 한계값 아래에서 삭제 동작이 신뢰성 있게 방지됨)보다 크도록 선택되고, 음전압에 대한 한계값(Vwritemin)(이 한계값 위에서 프로그래밍 동작이 신뢰성 있게 방지됨)의 절대값보다 작도록 선택되는 것을 특징으로 하는 집적 반도체 메모리.
- 제4항 내지 제12항 중 어느 한 항에 있어서,상기 파라미터 b, c, d는, 상기 선택된 메모리 셀(5a)이 삭제될 때, 상기 여타의 메모리 셀(5b, 5c, 5d)들에 인가되는 전압(U2, U3, U4)의 크기가 양전압에 대한 한계값(Verasemin)(이 한계값 아래에서 삭제 동작이 신뢰성 있게 방지됨)보다 작도록 선택되지만, 음전압에 대한 한계값(Vwritemin)(이 한계값 위에서 프로그래밍 동작이 신뢰성 있게 방지됨)보다는 크도록 선택되는 것을 특징으로 하는 집적 반도체 메모리.
- 제1항 내지 제13항 중 어느 한 항에 있어서,상기 메모리 셀(5)들 내의 상기 층 스택(8)들은 상기 고체 전해질(6)의 일 측에 각각의 금속층(7)을 가지고, 이로부터 충분히 높은 기록 전압이 상기 각각의 층 스택(8)에 인가될 때에 금속 이온(9)들이 상기 고체 전해질(6) 안으로 확산되는 것을 특징으로 하는 집적 반도체 메모리.
- 제14항에 있어서,상기 고체 전해질(6) 및 상기 금속층(7)의 재료 조성의 성질은, 낮은-임피던스 메모리 셀들이 높은 임피던스로 변하는 삭제 전압들에 대한 임계값(G1)들 및 높은-임피던스 메모리 셀들이 낮은 임피던스로 변하는 프로그래밍 전압들에 대한 임계값(G2)들이, 복수의 메모리 셀(5)들에 대하여, 삭제 전압들에 대한 상기 임계값(G1)들이 프로그래밍 전압들에 대한 상기 임계값(G2)들보다 넓은 전압 범위에 걸쳐 분포되어 있는 전압 범위들에 걸쳐 랜덤하게 분포되도록 되어 있는 것을 특징으로 하는 집적 반도체 메모리.
- 제15항에 있어서,상기 고체 전해질(6) 및 상기 금속층(7)의 재료 조성의 성질은, 양전압에 대한 한계값(Verasemin)(이 한계값 아래에서 삭제 동작이 신뢰성 있게 방지됨)이 음전압에 대한 한계값(Vwritemin)(이 한계값 위에서 프로그래밍 동작이 신뢰성 있게 방지됨)의 절대값보다 작도록 되어 있는 것을 특징으로 하는 집적 반도체 메모리.
- 제14항 내지 제16항 중 어느 한 항에 있어서,상기 층 스택(8)들의 비반응성 저항(Ω)의 전압 종속성의 성질은, 삭제 전압에 대한 한계값(Verasemax)(이 한계값 위에서 여하한의 메모리 셀이 신뢰성 있게 삭제됨)이 프로그래밍 전압에 대한 한계값(Vwritemax)(이 한계값 아래에서 여하한의 메모리 셀이 신뢰성 있게 프로그래밍됨)의 절대값보다 크도록 되어 있는 것을 특징으로 하는 집적 반도체 메모리.
- 제1항 내지 제17항 중 어느 한 항에 있어서,상기 층 스택(8)들 내의 상기 고체 전해질(6)은 유리형 재료를 함유하는 것을 특징으로 하는 집적 반도체 메모리.
- 제1항 내지 제18항 중 어느 한 항에 있어서,상기 층 스택(8)들 내의 상기 고체 전해질(6)은 칼코게나이드(chalcogenide)를 함유하는 것을 특징으로 하는 집적 반도체 메모리.
- 제1항 내지 제19항 중 어느 한 항에 있어서,상기 제 1 라인(11) 및 상기 제 2 라인(12)은 서로 상기 층 스택(8)들의 반대 쪽에 배치되는 것을 특징으로 하는 집적 반도체 메모리.
- 제1항 내지 제20항 중 어느 한 항에 따른 집적 반도체 메모리(1)의 작동 방법에 있어서,메모리 셀(5)들의 장치(2) 내의 선택된 메모리 셀(5a)이 다음과 같은 단계들: 즉,a) 상기 선택된 메모리 셀(5a)이 연결되는 제 1 라인(11a)이 상기 제 1 전위(V1)로 바이어싱되는 단계,b) 상기 선택된 메모리 셀(5a)이 연결되는 제 2 라인(12a)이 상기 제 2 전위 (V2)로 바이어싱되는 단계,c) 여타의 제 1 라인(11b)이 상기 제 3 전위(V3)로 바이어싱되는 단계, 및d) 여타의 제 2 라인(12b)이 상기 제 4 전위(V4)로 바이어싱되는 단계들을 수행하여 상기 장치(2) 내의 여타의 모든 메모리 셀(5b, 5c, 5d)들에 대하여 선택적으로 삭제되는 것을 특징으로 하는 방법.
- 제21항에 있어서,상기 제 1 전위(V1), 상기 제 2 전위(V2), 상기 제 3 전위(V3) 및 상기 제 4 전위(V4)의 레벨은, 제4항 내지 제9항 또는 제11항 내지 제13항 중 어느 한 항에 따라 규정되는 것을 특징으로 하는 방법.
- 제22항에 있어서,상기 제 1 전위(V1), 상기 제 2 전위(V2), 상기 제 3 전위(V3) 및 상기 제 4 전위(V4)의 레벨은 각각 기준 전압(VPL)의 레벨과 상이한 것을 특징으로 하는 방법.
- 제23항에 있어서,상기 제 1 전위(V1), 상기 제 2 전위(V2), 상기 제 3 전위(V3) 및 상기 제 4 전위(V4)의 레벨은 각각 삭제되거나 프로그래밍되는 메모리 셀들이 없을 때, 상기 제 1 라인(11) 및 상기 제 2 라인(12)을 바이어싱하는데 사용되는 기준 전압(VPL) 의 레벨과 상이한 것을 특징으로 하는 방법.
- 제22항 내지 제24항 중 어느 한 항에 있어서,상기 제 1 전위(V1), 상기 제 2 전위(V2), 상기 제 3 전위(V3) 및 상기 제 4 전위(V4)의 레벨은, 파라미터 a는 제로와 같지 않고, 파라미터 b 및 c는 각각 상기 파라미터 a와 상이하며, 파라미터 d는 상기 파라미터 b 와 a 간의 차이와 상이하도록 상기 파라미터 a, b, c, d를 선택함으로써 규정되는 것을 특징으로 하는 방법.
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