KR20060087315A - 반도체 소자의 커패시터 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자의 커패시터는, 반도체 기판 상에 형성된 커패시터 하부전극, 하부전극 상에 형성된 유전막 및 유전막 상에 형성된 상부전극을 포함한다. 상부전극은 순차 적층된 제1 도전층, 제2 도전층 및 제3 도전층을 포함하며, 제1 도전층은 금속, 전도성 금속 산화막, 전도성 금속 질화막 또는 전도성 금속 질화산화막이고, 제2 도전층은 도프트 폴리실리콘저매늄막이며, 제3 도전층은 제2 도전층보다 저항이 낮은 물질이다.

Description

반도체 소자의 커패시터 및 그 제조방법{Capacitor of semiconductor device and method for fabricating the same}
도 1 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 소자의 커패시터 및 그 제조방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 제2 실시예에 따른 반도체 소자의 커패시터를 설명하기 위한 단면도이다.
도 9는 커패시터 상부전극으로 TiN/도프트 폴리실리콘(종래의 전극)을 사용하였을 때와 TiN/W(본 발명 상부전극에 포함될 수 있는 전극)을 사용하였을 때 전기적 특성을 보여준다.
도 10은 상부전극의 종류에 따른 저항을 나타낸 그래프이다.
도 11은 TiN/W을 상부전극으로 가질 때의 D0 페일(fail) 분포를 나타낸다.
도 12는 TiN/도프트 폴리실리콘저매늄을 상부전극으로 가질 때의 D0 페일 분포를 나타낸다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 고집적 소자에 응용 가능한 디램(DRAM) 셀 커패시터를 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 디램과 같은 반도체 소자의 경우 셀 크기가 감소하게 되고 셀 커패시터 하부전극의 유효면적도 감소하게 된다. 그러나 반도체 소자의 안정적인 동작을 위해서는 일정량 이상의 셀 커패시턴스를 확보할 필요가 있다. 좁은 면적에서 높은 셀 커패시턴스를 확보하기 위해서는, 기존에 커패시터 유전막으로 사용하던 실리콘 산화막, 실리콘 질화막 혹은 실리콘 질화막/실리콘 산화막의 적층구조보다 큰 유전상수를 갖는 물질, 예컨대 탄탈륨 산화막(Ta2O5, 유전상수 20~60), 하프늄 산화막(HfO2, 유전상수 ~20), 타이타늄 산화막(TiO2, 유전상수 ~40), 알루미늄 산화막(Al2O3, 유전상수 ~10), 란타륨산화막(La 2O3, 유전상수 ~20) 등으로 된 고유전막을 사용할 필요가 있다.
그런데, 종래 커패시터 상/하부전극으로 사용되는 도프트 폴리실리콘은 고유전막과 반응하여 커패시터의 전기적 특성을 열화시킨다. 그리고 일함수가 작기 때문에, 일반적으로 일함수가 큰 고유전막과의 사이에 높이가 낮은 장벽을 형성한다. 장벽의 높이가 낮아지면 상부전극과 하부전극 사이를 전자들이 직접 터널링(direct tunneling)에 의해 통과하여 누설전류가 증가하여 문제가 된다. 도프트 폴리실리콘 전극을 사용하는 경우의 또 다른 문제점은 도프트 폴리실리콘 전극의 도펀트를 활성화하기 위해서 약 600℃ 이상에서 도프트 폴리실리콘막을 형성하거나 열처리하는 과정이 필요하다는 것이다. 이러한 고온 공정은 커패시터의 누설전류를 더욱 증가시킨다.
상/하부전극을 모두 도프트 폴리실리콘 전극으로 사용하는 SIS(Semiconductor-Insulator-Semiconductor) 커패시터보다 개선된 방법으로서, 고유전막을 사용하는 커패시터의 상부전극에만, 또는 상부전극과 하부전극 모두에 폴리실리콘막보다 반응성이 떨어지는 금속막을 이용하는 방법이 제안되었다. 이들을 각각 MIS(Metal-Insulator-Semiconductor) 커패시터, MIM(Metal-Insulator-Metal) 커패시터라고 한다.
그러나, 금속막만으로 이루어진 상부전극의 경우에는 습식각(wet etch), 건식각(dry etch), 응력(stress) 등의 집적 공정 상의 문제가 발생하고, 비저항이 작기 때문에 신호지연을 위한 저항층(resistor layer) 역할도 수행할 수 없는 문제가 있다. 이 때문에, 금속막, 특히 TiN막 위에 도프트 폴리실리콘막을 적층한 이중막을 상부전극으로 이용하고 있다. 여기서, 도프트 폴리실리콘막은 LPCVD(Low Pressure Chemical Vapor Deposition) 방법으로 430~550℃ 정도의 온도에서 비정질 실리콘을 증착한 다음 600℃ 이상의 고온에서 30분 이상 활성화(activation) 열처리를 하여야 상부전극이 적당한 저항을 갖게 된다. 반도체 소자의 경우 상부전극 저항의 분포가 매우 중요한데 상부전극의 저항이 크면 시그널의 노이즈로 작용할 수 있기 때문이다. 그런데, 도프트 폴리실리콘막에 가해지는 열처리로 인하여 금속막만을 사용하는 경우에 비해 누설전류 특성이 열화되는 문제가 있다.
따라서, 커패시터 제조 공정에서 TiN막 위에 도프트 폴리실리콘막을 적층한 이중막으로 된 상부전극을 대체하여 최적의 커패시터 특성 및 소자 특성을 얻을 수 있는 전극 물질의 개발이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 커패시터의 전기적 특성도 양호하면서 상부전극의 저항이 적당한 구조의 커패시터를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 커패시터를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자의 커패시터는, 반도체 기판 상에 형성된 커패시터 하부전극, 상기 하부전극 상에 형성된 유전막 및 상기 유전막 상에 형성되고 순차 적층된 제1 도전층, 제2 도전층 및 제3 도전층을 포함하는 상부전극을 포함한다. 여기서, 상기 제1 도전층은 금속, 전도성 금속 산화막, 전도성 금속 질화막 또는 전도성 금속 질화산화막이고, 상기 제2 도전층은 도프트 폴리실리콘저매늄막이며, 상기 제3 도전층은 상기 제2 도전층보다 저항이 낮은 물질이다.
본 발명에 따른 반도체 소자의 커패시터에서 상기 하부전극은 도프트 폴리실리콘, 금속, 전도성 금속 산화막, 전도성 금속 질화막 또는 전도성 금속 질화산화막일 수 있다. 상기 하부전극과 상기 유전막 사이에 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막을 더 포함할 수 있다. 상기 제1 도전층은 TiN, WN, TaN, Ru, 또는 RuOx인 것이 바람직하다. 상기 제3 도전층은 WSix, W, WN, TaN, Ru 또는 RuOx인 것이 바람직하다. 상기 제2 도전층과 상기 제3 도전층 사이에 TiN막 또는 Ti/TiN막을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 소자의 커패시터 제조방법에서는, 반도체 기판 상에 커패시터 하부전극을 형성한 다음, 상기 하부전극 상에 유전막을 형성한다. 상기 유전막 상에 제1 도전층, 제2 도전층 및 제3 도전층을 순차 적층하여 상부전극을 형성한다. 이 때, 상기 제1 도전층은 금속, 전도성 금속 산화막, 전도성 금속 질화막 또는 전도성 금속 질화산화막으로 형성하고, 상기 제2 도전층은 도프트 폴리실리콘저매늄막으로 형성하며, 상기 제3 도전층은 상기 제2 도전층보다 저항이 낮은 물질로 형성한다.
본 발명에 따른 반도체 소자의 커패시터 제조방법에 있어서, 상기 하부전극을 형성하기 전에 상기 반도체 기판을 전세정하는 단계를 더 포함할 수 있다. 상기 전세정하는 단계는 묽은 불산, 묽은 황산 또는 묽은 SC1 용액을 이용할 수 있다. 상기 하부전극을 형성한 다음 상기 유전막을 형성하기 전에 상기 하부전극을 전처리하는 단계를 더 포함할 수 있다. 상기 전처리하는 단계는 RTP(Rapid Thermal Process)로 수행하거나, CVD 또는 ALD(Atomic Layer Deposition) 방법으로 상기 하부전극 상에 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막을 형성하는 것일 수 있다. 상기 유전막을 형성하는 단계는 150~500℃의 증착법으로 수행할 수 있다.
이와 같이, 본 발명 반도체 소자의 커패시터 상부전극 중에는 도프트 폴리실리콘저매늄막이 포함된다. 도프트 폴리실리콘저매늄막은 500℃ 이하의 저온에서 활성화된 상태로 증착이 되거나 활성화가 가능하다. 따라서, 현재 n-형 도프트 폴 리실리콘막을 사용하기 때문에 600℃ 이상의 고온에서 진행되어야 하는 커패시터 공정과 비교하여 커패시터의 누설전류 특성 열화를 현저하게 개선할 수 있다. 본 발명 반도체 소자의 커패시터의 상부전극 중에는 도프트 폴리실리콘저매늄막 위에 이보다 저항이 더 낮은 도전층을 더 포함한다. 따라서, 상부전극의 저항도 적당하다.
이하, 첨부 도면들을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태들로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
실시예 1
도 1 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 소자의 커패시터 및 그 제조방법을 설명하기 위한 단면도들이다.
먼저 도 7을 참조하여 커패시터의 구조에 관하여 설명한다. 도 7을 참조하면, 제1 실시예에 따른 반도체 소자의 커패시터는 반도체 기판(100) 상에 형성된 커패시터 하부전극(140a), 하부전극(140a) 상에 형성된 유전막(150) 및 유전막(150) 상에 형성되고 순차 적층된 제1 도전층(160), 제2 도전층(170) 및 제3 도전층(180)을 포함하는 상부전극(190)을 포함한다. 여기서, 제1 도전층(160)은 금속, 전도성 금속 산화막, 전도성 금속 질화막 또는 전도성 금속 질화산화막이고, 제2 도전층(170)은 도프트 폴리 실리콘저매늄막이며, 제3 도전층(180)은 제2 도전층(170)보다 저항이 낮은 물질이다.
다음, 이러한 반도체 소자의 커패시터 제조방법에 관하여 설명한다. 먼저 실리콘 기판과 같은 반도체 기판 상에 커패시터 하부전극을 형성하게 된다. 하부전극의 유효면적을 증가시키기 위하여 3차원 구조로 하부전극을 형성하는 것이 바람직하며, 그 형태로는 박스(BOX) 구조, OCS(one cylinder stack) 구조, 스택 구조, 트렌치 구조 등이 가능하다. 본 실시예에서는 OCS 구조의 예로 들지만 다른 구조에도 본 발명이 적용될 수 있음을 물론이다.
도 1을 참조하여, 반도체 기판(100) 상에 하부 절연막(110)을 형성한 다음, 하부 절연막(110)을 관통하여 반도체 기판(100)의 불순물 영역(105)과 접하는 복수개의 컨택플러그(115)를 형성한다. 컨택플러그(115) 및 하부 절연막(110) 상에 예를 들어 실리콘 질화막으로 된 식각정지막(120)을 형성한 다음, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PE(Plasma Enhanced)-TEOS(Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma)-산화물 등을 증착하여 몰드산화막(130)을 형성한다.
다음으로 도 2에서와 같이, 식각정지막(120)의 상면이 노출될 때까지 몰드산화막(130)을 식각하여 몰드산화막 패턴(130a)을 형성한다. 이 때, 식각정지막(120)은 하부 절연막(110)이 식각되지 않게 보호한다. 이어서, 노출된 식각정지막(120)만 제거할 정도로 식각 공정을 진행하여 컨택플러그(115) 및 그 주변의 하부 절연막(110)의 상면을 노출시키는 홀(135)을 형성한다. 몰드산화막 패턴(130a)의 하부에는 식각정지막 패턴(120a)이 잔류하게 된다.
몰드산화막(130)을 식각하기 위한 식각 마스크(미도시)로서 PE-SiON(Plasma Enhanced CVD SiON)으로 된 반사방지막과 PE-OX(Plasma Enhanced CVD OXide)의 이중막을 사용할 수 있다. 이러한 이중막을 사용하면 홀(135)을 형성하는 동안에 폴리머성 찌꺼기가 발생될 수 있다. 따라서, 이를 제거할 수 있도록 반도체 기판(100)을 전세정하는 단계를 더 포함할 수 있다. 전세정에는 묽은 불산, 묽은 황산 또는 묽은 SC1 용액을 이용할 수 있다. SC1 용액은 암모니아(NH4OH), 과산화수소(H2O2), 및 탈이온수(H2O)를 1 : 4 : 20의 혼합비로 혼합한 용액이다.
다음 도 3을 참조하여, 홀(135)을 완전히 매립하지 않는 정도 두께로 하부전극용 도전층(140)을 형성한다. 이러한 하부전극용 도전층(140)으로는 도프트 폴리실리콘을 CVD 또는 ALD 방법에 의해 증착할 수 있다. 예컨대, 통상의 CVD 방법으로 폴리실리콘을 증착한 다음, 비저항을 확보하기 위해 그 위에 PH3 도핑을 실시하여 n-형 도프트 폴리실리콘이 되게 한다. 아니면 증착과 동시에 인시튜로 도핑하여 도프트 폴리실리콘을 형성한다. 여기서, 하부전극용 도전층(140)은 도프트 폴리실리콘 대신에 전도성이 있는 금속, 금속 산화막, 금속 질화막, 금속 산화질화막 등으로 형성할 수도 있다. 예컨대, W, Ru, Ir, Pt, Au, Ag 등의 금속, RuO2, IrO2 , SnO2, In2O3:SnO2, VO3, CuO3, Cu 2O3 등의 전도성 금속 산화막, TiN 등의 전도성 금속 질화막 등을 이용할 수 있다.
계속하여 도 4를 참조하여, 하부전극용 도전층(140) 위로 갭 필 특성이 좋은 USG(Undoped Silicate Glass)막과 같은 캡핑막(145)을 증착하여 홀(135) 내부를 매립한다. 다음으로, 몰드산화막 패턴(130a)의 상면이 드러날 때까지 캡핑막(145)과 하부전극용 도전층(140)을 에치백 또는 CMP(Chemical Mechanical Polishing)로 제거한다(도면에서 점선 위 부분을 제거하는 것임). 이렇게 함으로써 각각 분리된 실린더형 커패시터 하부전극(140a)이 형성된다.
다음으로 도 5에 도시한 것과 같이, 캡핑막(145)과 몰드산화막 패턴(130a)을 습식 식각으로 제거하여 하부전극(140a) 표면이 드러나게 한다.
다음으로, 하부전극(140a) 위에 형성할 유전막(미도시)과 하부전극(140a) 사이의 반응 또는 확산을 방지하기 위하여 전처리를 하여준다. 하부전극(140a)으로 도프트 폴리실리콘을 사용하였을 경우 RTN(Rapid Thermal Nitridation), RTO(Rapid Thermal Oxidation) 등의 RTP(Rapid Thermal Process)로 전처리를 행할 수 있으며, 이 두 방법을 조합하여 사용할 수도 있다. RTN의 경우 질화가스로 NH3, N2 또는 이 두 가스의 혼합 가스를 사용할 수 있다. RTO의 경우 산화가스로 O2, N2O 또는 이 두 가스의 혼합 가스를 사용할 수 있다. 또한 RTP 대신에 CVD 또는 ALD 방법을 이용하여 실리콘 산화막, 실리콘 질화막, 실리콘산화질화막을 하부전극(140a) 위에 얇게, 예컨대 10∼40Å 두께로 형성하여도 된다. 이러한 RTP 또는 증착과 같은 전처리에 의해 형성되는 막(미도시)은 하부전극(140a)과 유전막 사이의 반응 혹은 확 산을 방지하여 유전막의 열화를 억제하여 준다. 또한 소자 동작시 유전막에 직접 인가되는 전계를 분산시켜 누설전류를 감소시키는 역할을 하기도 한다.
다음에 도 6에서와 같이 하부전극(140a) 상에 유전막(150)을 형성한다. 유전막(150)으로서는 예를 들어, Ta2O5, HfO2, TiO2, Al 2O3, La2O3, 또는 이들의 조합으로 된 고유전막을 형성할 수 있다. 이러한 고유전막으로 유전막(150)을 형성하는 단계는 150~500℃의 증착법으로 수행할 수 있다. 유전막(150)을 형성하는 방법은 CVD, PVD(physical vapor depostion), ALD 등의 방법이 있는데 3차원 구조의 복잡한 하부전극을 가지는 커패시터에는 CVD 방법 또는 ALD 방법을 사용하는 것이 더 유리하다. CVD나 ALD로 증착하기 위하여는 전구체(precursor)와 산화제가 필요하다. 일반적으로 고유전막 증착을 위한 전구체는 금속 할라이드와 같은 염화물 계열과 금속 알콕사이드, 금속 β-디케토네이트와 같은 유기금속 소오스가 있다. 산화제로는 산소, 오존, H2O 등이 있다. CVD 방법은 전구체와 산화제를 반응기에 따로 주입하여 가열된 웨이퍼 상에서 반응을 시켜 박막을 증착시키는 방법을 말한다. 반응의 활성화 에너지를 낮추어 주기 위하여 플라즈마나 특정 파장의 광원을 에너지원으로 사용하기도 한다. 일반적으로 반응 압력은 100mtorr-760torr 사이에 있다. ALD 방법은 전구체와 산화제를 웨이퍼 상에 따로 따로 공급하며 공급중간에 비활성 가스에 의한 퍼지스텝(purge step)이 들어가는 것을 특징으로 한다. 예를 들면 반응기에 전구체 공급 후 비활성 가스를 이용하여 반응기를 퍼지하면 웨이퍼의 표면에는 전구체가 단원자층으로 얇게 남아있고 나머지 전구체는 모두 반응기를 빠져나가게 된다. 이후 산화제를 공급하면 웨이퍼 표면의 전구체와 반응하여 고유전율 산화막을 얇게 형성한다. 이후 반응기내의 산화제를 제거하는 비활성 가스에 의한 퍼지스텝을 진행한다. 이와 같이 전구체 공급 → 퍼지 → 산화제 공급 → 퍼지를 ALD 공정의 사이클이라 하고 원하는 증착 두께는 사이클 수를 조절함으로써 맞춘다. ALD 방식은 CVD 방식에 비하여 우수한 막질, 3차원 구조에서 높은 단차 도포성, 얇은 유전막에서 두께 콘트롤의 용이성 등으로 인하여 CVD 방식보다 더 우수한 방식으로 알려져 있다. 하지만 양산화 관점에서 본다면 기존에 널리 사용되어온 CVD 방식이 더 유리하다.
다음으로 유전막(150)을 열처리한다. 바로 증착된 상태의 유전막(150)은 산소 결핍 등의 이유로 치밀하지 못하므로 누설전류에 취약할 수 있다. 따라서 증착된 상태의 유전막(150)을 산소 분위기에서 열처리하여 산소결핍을 보충하여 준다. 이 때의 에너지원으로는 열, O3, O2 플라즈마, UV-O3 등을 이용할 수 있으며, 열처리 분위기는 O2, O3, N2O 등을 이용하여 형성한다.
커패시터의 유전막을 증착할 때 보통은 원하는 두께로 한번에 증착하지만 전기적 특성 개선을 위하여 여러번에 걸쳐 나누어 증착하는 방법이 사용되기도 한다. 따라서, 유전막 형성과 열처리의 쌍을 여러번 반복할 수 있다.
다음으로, 도 7에서와 같이 유전막(150) 상에 상부전극(190)을 형성하여 커패시터(200) 공정을 완료한다. 상부전극(190)은 제1 도전층(160), 제2 도전층(170) 및 제3 도전층(180)을 순차 적층하여 형성한다. 가장 바람직한 제1 도전층 (160)/제2 도전층(170)/제3 도전층(180)의 구조의 예는 TiN/도프트 폴리실리콘저매늄/W 또는 WSix이다.
먼저, 제1 도전층(160)으로는 금속, 전도성 금속 산화막, 전도성 금속 질화막 또는 전도성 금속 질화산화막을 형성한다. 이러한 막은 유전막(150)과의 반응이 적어 유전막(150)의 열화를 억제시켜주며 유전막(150)과 상부전극(190) 사이의 장벽 높이를 높여줄 수 있다. 특히, 제1 도전층(160)은 TiN, WN, TaN, Ru, 또는 RuOx를 사용하는 것이 바람직하다. 이러한 제1 도전층(160)은 CVD나 ALD, 혹은 MOCVD(Metal Organic CVD)에 의하여 형성할 수 있다. 제1 도전층(160)의 증착 온도는 450~500℃ 사이에 있을 수 있다.
다음, 제2 도전층(170)은 도프트 폴리실리콘저매늄막으로 형성한다. 폴리실리콘저매늄막의 형성시, SiH4, Si2H6, SiH2Cl2 등의 사일렌계 가스 및 GeH4, GeF4 등의 가스를 소오스 가스로 이용하여, 400~520℃ 범위의 온도에서 형성한다. 처음에 비정질 상태로 형성한 후 활성화 열처리시 다결정화하거나 처음부터 다결정 및 활성화 상태로 형성해도 된다. 비정질로 형성할 경우에는 증착 온도를 400℃ 이하까지, 예를 들어 350~400℃의 범위까지로도 낮출 수 있고, 후속 활성화 열처리 온도를 400~520℃의 범위까지로 낮출 수 있다.
n-형 도프트 폴리실리콘저매늄막을 형성하는 경우에는 폴리실리콘저매늄막을 증착하면서 인시튜로 P를 도핑하여 형성한다. p-형 폴리실리콘저매늄막을 형성하는 경우에는 B를 도핑하여 형성한다. B 도핑 소스로는 BCl3 또는 B2H6 을 이용할 수 있다. 인시튜 방식 대신에, 폴리실리콘저매늄막 증착 후 불순물을 도핑하는 두 단계(two step)로 형성해도 된다. 증착 온도가 400℃보다 낮으면 이후 열처리 공정을 거쳐 도핑 불순물을 활성화시킨다. 그러나, 열처리 온도가 종래와 달리 500℃를 넘지 않아도 된다. 이로써, 하부전극(140a), 유전막(150) 및 상부전극(190)을 포함하는 커패시터(200)가 520℃ 이하의 비교적 저온에서 제조될 수 있다.
실리콘저매늄의 경우 녹는점(melting point)이 실리콘보다 낮기 때문에 증착, 결정화, 입성장, 불순물 활성화 등의 물리적 현상도 실리콘보다 낮은 온도에서 일어난다. 본 발명에서는 이러한 특성을 이용하여 기존의 도프트 폴리실리콘 대신에 도프트 폴리실리콘저매늄을 상부전극에 적용함으로써 공정 온도를 520℃ 이하로 낮출 수 있어, MIS 또는 MIM 커패시터의 누설전류 특성을 크게 개선할 수 있다.
다음, 제3 도전층(180)은 상기 제2 도전층(170)인 도프트 폴리실리콘저매늄보다 저항이 낮은 물질로 형성한다. 예컨대, WSix, W, WN, TaN, Ru 또는 RuOx를 사용한다. W는 WF6를 소스 가스로 하여 LPCVD에 의하여 형성할 수 있다. 이 때의 온도 범위는 400∼500℃로 할 수 있다. 반도체 소자의 경우 상부전극 저항의 분포가 매우 중요한데 상부전극의 저항이 크면 시그널의 노이즈로 작용할 수 있기 때문이다. 따라서, 본 발명에서와 같이 상부전극(190)의 최상단에 저항이 낮은 물질을이용하면 적당한 저항을 얻을 수 있다.
이와 같이, 제1 도전층(160)을 형성하여 유전막(150)의 열화를 억제시키고 유전막(150)과 상부전극(190) 사이의 장벽 높이를 높여 누설전류를 줄이며, 제2 도 전층(170)으로서 도프트 폴리실리콘저매늄막을 저온에서 형성하여 역시 누설전류를 줄임으로써, 커패시터(200)의 전기적 특성을 개선할 수 있다. 그리고, 제2 도전층(170) 상에 이보다 저항이 낮은 제3 도전층(180)을 형성하여 상부전극(190)의 저항을 개선할 수 있다.
실시예2
도 8은 본 발명의 제2 실시예에 따른 반도체 소자의 커패시터를 설명하기 위한 단면도이다. 본 실시예에서 도 1 내지 도 7을 참조하여 설명한 것과 동일한 부분에 대해서는 도 8에 동일한 참조부호를 부여하고 설명은 생략한다.
도 8을 참조하면, 제2 도전층(170)과 제3 도전층(180) 사이에 장벽막(175)을 더 형성한다. 장벽막(175)은 TiN막 또는 Ti/TiN막으로 형성한다. 장벽막(175)은 제2 도전층(170)과 제3 도전층(180) 사이에 일어날 수도 있는 반응을 방지하는 역할을 한다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다. 또한, 다음 실험예들이 본 발명을 제한하려는 것은 아니다.
실험예 1
도 9는 커패시터 상부전극으로 TiN/도프트 폴리실리콘(종래의 전극)을 사용하였을 때와 TiN/W(본 발명 상부전극에 포함될 수 있는 전극)을 사용하였을 때 전기적 특성을 보여준다. 도 9에서 볼 수 있는 바와 같이, TiN/W 전극을 사용하면 Toxeq 5Å을 더 낮출 수 있다. 마찬가지로 TiN/SiGe 전극을 사용하여도 TiN/W 전극과 유사한 특성을 보여준다.
실험예 2
앞에서도 언급한 바와 같이, 반도체 소자의 경우 상부전극 저항의 분포가 매우 중요한데 상부전극의 저항이 크면 시그널의 노이즈로 작용할 수 있기 때문이다.
도 10은 상부전극의 종류에 따른 저항을 나타낸 그래프이다. 상부전극으로 TiN/W 전극을 가지는 커패시터를 제조한 웨이퍼에서 100 포인트에 대해 저항을 측정하고, 상부전극으로 TiN/도프트 폴리실리콘저매늄 전극을 가지는 커패시터를 제조한 웨이퍼에서 역시 100 포인트에 대해 저항을 측정하였다. 도 10에서 x축은 면저항을, y축에 누적 개수의 퍼센트를 나타낸다. 도 10에서 볼 수 있는 바와 같이, 상부전극의 저항 관점에서 볼 때는 TiN/도프트 폴리실리콘저매늄 전극보다 TiN/W 전극이 더 유리하다고 할 수 있다.
하지만 소자 관점에서 볼 때 Toxeq와 누설전류와 같은 커패시터의 전기적 특성도 중요하지만 D0 페일(fail)도 중요한 요소가 된다. D0 페일이란 유전막이 국부적으로 취약할 때 발생하는 페일로 Toxeq와 누설전류와 더불어 커패시터의 특성을 좌우하는 중요한 요소이다.
도 11은 Al2O3/HfO2와 같은 고유전막을 커패시터의 유전막으로 사용하고 상부전극을 TiN/W 전극으로 하였을 때, 도 12는 상부전극을 TiN/도프트 폴리실리콘저매늄으로 하였을 때의 D0 페일 분포를 나타낸다. Toxeq와 누설전류는 동일하지만 D0 페일에서 많은 차이를 보여주고 있다. 따라서 커패시터의 전기적 특성 관점에서는 TiN/도프트 폴리실리콘저매늄이 더 유리한 상부전극 구조임을 알 수 있다. W을 상부전극으로 사용하였을 때 열화되는 원인으로는 W막의 스트레스 또는 W 증착시 사용되는 WF6에 의한 영향으로 보인다.
따라서, 본 발명에서는 커패시터 유전막 형성후 TiN 전극과 도프트 폴리실리콘저매늄 전극을 형성하여 커패시터의 전기적 특성을 개선한 후 도프트 폴리실리콘저매늄 상에 저항이 낮은 WSix나 W을 증착하여 상부전극의 저항을 개선한다. 즉, TiN/도프트 폴리실리콘저매늄/W 구조와 같은 제1 도전층/제2 도전층/제3 도전층(상기 제1 도전층은 금속, 전도성 금속 산화막, 전도성 금속 질화막 또는 전도성 금속 질화산화막이고, 상기 제2 도전층은 도프트 폴리실리콘저매늄막이며, 상기 제3 도전층은 상기 제2 도전층보다 저항이 낮은 물질) 구조를 가지게 상부전극을 형성하면 커패시터의 전기적 특성도 양호하면서 상부전극의 저항도 개선된다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 본 발명에 의하면, 커패시터의 전기적 특성도 양호하면서 상부전극의 저항도 유리해진다. 본 발명에 따른 커패시터는 종래의 커패시터에 비해 감소된 누설전류와 저항을 보이므로, 종래의 커패시터보다 작게 만들어질 수 있다.

Claims (21)

  1. 반도체 기판 상에 형성된 커패시터 하부전극;
    상기 하부전극 상에 형성된 유전막; 및
    상기 유전막 상에 형성되고 순차 적층된 제1 도전층, 제2 도전층 및 제3 도전층을 포함하는 상부전극을 포함하고,
    상기 제1 도전층은 금속, 전도성 금속 산화막, 전도성 금속 질화막 또는 전도성 금속 질화산화막이고, 상기 제2 도전층은 도프트 폴리 실리콘저매늄막이며, 상기 제3 도전층은 상기 제2 도전층보다 저항이 낮은 물질인 것을 특징으로 하는 반도체 소자의 커패시터.
  2. 제 1 항에 있어서, 상기 하부전극은 도프트 폴리실리콘, 금속, 전도성 금속 산화막, 전도성 금속 질화막 또는 전도성 금속 질화산화막인 것을 특징으로 하는 반도체 소자의 커패시터.
  3. 제 1 항에 있어서, 상기 하부전극과 상기 유전막 사이에 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막을 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터.
  4. 제 1 항에 있어서, 상기 제1 도전층은 TiN, WN, TaN, Ru, 또는 RuOx인 것을 특징으로 하는 반도체 소자의 커패시터.
  5. 제 1 항에 있어서, 상기 제2 도전층 도프트 폴리 실리콘저매늄막은 P로 도핑된 것을 특징으로 하는 반도체 소자의 커패시터.
  6. 제 1 항에 있어서, 상기 제2 도전층 도프트 실리콘저매늄막은 B로 도핑된 것을 특징으로 하는 반도체 소자의 커패시터.
  7. 제 1 항에 있어서, 상기 제3 도전층은 WSix, W, WN, TaN, Ru 또는 RuOx인 것을 특징으로 하는 반도체 소자의 커패시터.
  8. 제 1 항에 있어서, 상기 제2 도전층과 상기 제3 도전층 사이에 TiN막 또는 Ti/TiN막을 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터.
  9. 반도체 기판 상에 커패시터 하부전극을 형성하는 단계;
    상기 하부전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 제1 도전층, 제2 도전층 및 제3 도전층을 순차 적층하여 상부전극을 형성하는 단계를 포함하고,
    상기 제1 도전층은 금속, 전도성 금속 산화막, 전도성 금속 질화막 또는 전도성 금속 질화산화막으로 형성하고, 상기 제2 도전층은 도프트 폴리 실리콘저매늄 막으로 형성하며, 상기 제3 도전층은 상기 제2 도전층보다 저항이 낮은 물질로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  10. 제 9 항에 있어서, 상기 하부전극을 형성하기 전에 상기 반도체 기판을 전세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  11. 제 10 항에 있어서, 상기 전세정하는 단계는 묽은 불산, 묽은 황산 또는 묽은 SC1 용액을 이용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  12. 제 9 항에 있어서, 상기 하부전극은 도프트 폴리실리콘, 금속, 전도성 금속 산화막, 전도성 금속 질화막 또는 전도성 금속 질화산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  13. 제 9 항에 있어서, 상기 하부전극을 형성한 다음 상기 유전막을 형성하기 전에 상기 하부전극을 전처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  14. 제 13 항에 있어서, 상기 전처리하는 단계는 RTP(Rapid Thermal Process)로 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  15. 제 11 항에 있어서, 상기 전처리하는 단계는 CVD 또는 ALD 방법으로 상기 하부전극 상에 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막을 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  16. 제 9 항에 있어서, 상기 유전막을 형성하는 단계는 150~500℃의 증착법으로 수행하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  17. 제 9 항에 있어서, 상기 제1 도전층으로 TiN, WN, TaN, Ru, 또는 RuOx를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  18. 제 9 항에 있어서, 상기 제2 도전층 도프트 폴리 실리콘저매늄막은 P로 도핑하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  19. 제 9 항에 있어서, 상기 제2 도전층 도프트 실리콘저매늄막은 B로 도핑하여 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  20. 제 9 항에 있어서, 상기 제3 도전층으로 WSix, W, WN, TaN, Ru 또는 RuOx를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  21. 제 9 항에 있어서, 상기 제2 도전층과 상기 제3 도전층 사이에 TiN막 또는 Ti/TiN막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210002833A (ko) * 2019-07-01 2021-01-11 한국과학기술연구원 전극막 제조 방법 및 이를 이용한 커패시터의 제조 방법
US11398483B2 (en) 2019-07-01 2022-07-26 Korea Institute Of Science And Technology Method of manufacturing electrode layer, method of manufacturing capacitor using the same, capacitor, and memory device including the same

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100639219B1 (ko) * 2005-05-27 2006-10-30 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
US7648884B2 (en) 2007-02-28 2010-01-19 Freescale Semiconductor, Inc. Semiconductor device with integrated resistive element and method of making
KR101225642B1 (ko) * 2007-11-15 2013-01-24 삼성전자주식회사 Ｈ2 원격 플라즈마 처리를 이용한 반도체 소자의 콘택플러그 형성방법
TW200947670A (en) * 2008-05-13 2009-11-16 Nanya Technology Corp Method for fabricating a semiconductor capacitor device
KR20100079081A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 엠아이엠 커패시터 및 그의 제조 방법
KR101087846B1 (ko) * 2010-11-04 2011-11-30 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP2013016632A (ja) * 2011-07-04 2013-01-24 Elpida Memory Inc 半導体装置及びその製造方法
TWI447765B (zh) * 2012-01-04 2014-08-01 Inotera Memories Inc 具有多層電極結構之電容單元
US9831303B2 (en) * 2012-11-02 2017-11-28 Nanya Technology Corporation Capacitor structure and process for fabricating the same
KR102307061B1 (ko) * 2014-08-05 2021-10-05 삼성전자주식회사 반도체 소자의 커패시터 제조 방법
KR102392819B1 (ko) * 2015-09-09 2022-05-02 삼성전자주식회사 커패시터 및 이를 포함하는 반도체 소자
US11862666B2 (en) 2021-10-28 2024-01-02 Fujian Jinhua Integrated Circuit Co., Ltd. Capacitor structure and manufacturing method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150706A (en) * 1998-02-27 2000-11-21 Micron Technology, Inc. Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer
US6191443B1 (en) * 1998-02-28 2001-02-20 Micron Technology, Inc. Capacitors, methods of forming capacitors, and DRAM memory cells
JP2002261161A (ja) * 2001-03-05 2002-09-13 Hitachi Ltd 半導体装置の製造方法
KR100429877B1 (ko) 2001-08-04 2004-05-04 삼성전자주식회사 금속-절연체-금속 커패시터 및 비아 컨택을 갖는 반도체소자의 제조 방법
TW544847B (en) * 2002-07-09 2003-08-01 Nanya Technology Corp Memory device having vertical transistor and trench capacitor
EP1482069A1 (en) * 2003-05-28 2004-12-01 Interuniversitair Microelektronica Centrum Vzw Method for producing polycrystalline silicon germanium suitable for micromachining

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210002833A (ko) * 2019-07-01 2021-01-11 한국과학기술연구원 전극막 제조 방법 및 이를 이용한 커패시터의 제조 방법
US11398483B2 (en) 2019-07-01 2022-07-26 Korea Institute Of Science And Technology Method of manufacturing electrode layer, method of manufacturing capacitor using the same, capacitor, and memory device including the same

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