TWI447765B - 具有多層電極結構之電容單元 - Google Patents
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Description
本發明關於一種半導體元件，尤指一種使用低能隙(low band gap)材料的半導體元件。
在矽超大型積體電路(VLSI)元件的研究方面中，除了互補式金氧半場效電晶體元件(CMOS)外，記憶體元件(Memory)的發展也已成為另一主流。半導體記憶體元件可區分為揮發性(Volatile)及非揮發性(Non-volatile)記憶體兩種。若電源關閉時，揮發性記憶體，如動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)、靜態隨機存取記憶體(Static Random Access Memory，SRAM)，將會失去所儲存的資料：而另一方面，非揮發性記憶體在電源關閉時卻仍可持續保持所儲存的資料。目前，動態隨機存取記憶體及靜態隨機存取記憶體被廣泛的使用在個人端電腦，而非揮發性記憶體則大量的應用在行動或攜帶式電子產品中。
現今大多數的DRAM單元是由一個電晶體與一個電容器所構成，目前的設計係採用一種深溝渠電容器(deep trench capacitor)，將電容器結構製作於半導體矽基底內的深溝渠中，以達到縮小記憶單元的尺寸，並降低電力消耗，進而加快其操作速度。另外，對於DRAM單元而言，增加DRAM的操作特性，例如提高DRAM CELL之資料保留時間(data retention time)，亦是本領域所欲達到的效果。
本發明係提出一種具有大幅改進記憶元件之資料儲存能力(data retention)及增加記憶元件之耐久性(endurance)等操作特性之電容單元。
本發明係提出一種具有多層電極結構之電容單元，包含：一介電層，其具有相對的第一、第二表面；一成型於該第一表面之第一電極；以及一成型於該第二表面之第二電極；其中，該第一電極與該第二電極均具有一由最接近該介電層起算之低能隙材料層及一成型於所述低能隙材料層的導體層，所述低能隙材料層之能隙係較所述導體層之能隙為低，所述低能隙材料層與所述導體層之間的異質接面上產生一量子井結構。
本發明之具有多層電極結構之電容單元可利用高低能隙的材料所疊成的上下電極板在異質接面上產生量子井結構，以達到較佳的補集電子或電洞之能力，使記憶體元件具有較長的資料保存時間。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，然而所附圖式僅提供參考與說明用，並非用來對本發明加以限制者。
本發明係揭露一種利用較低能隙之材料與導體層所形成之記憶體(DRAM)之電容的電極結構，而較低能隙之材料與導體層所形成之異質接面(hetrojunction)可產生量子井(quantum well)結構，故可有效抓取電子或電洞，以提升記憶體之資料保存時間(Data Retention Time)。本發明之電容單元具有介電層、第一電極(又稱上電極，top cell plate)與第二電極(又稱下電極，bottom cell plate)，且第一電極與第二電極的至少其中之一係為低能隙材料層及至少一導體層所組成，換言之，本發明之電容單元具有多層的導電結構(即第一電極或第二電極)，故可利用第一電極或第二電極中低能隙材料層與導體層所形成之量子井結構提升記憶體的操作特性。
請參考圖1，其顯示本發明之第一實施例的電容單元C，其具有介電層11、第一電極12A與第二電極12B，介電層11具有相對的第一、第二表面111、112，而第一電極12A與第二電極12B則分別成型於所述之第一、第二表面111、112。在本具體實施例中，第一電極12A與第二電極12B均為由最接近介電層11起算之低能隙材料層121及一層導體層122所組成，而低能隙材料層121之能隙係較導體層122之能隙為低，故可在異質接面上產生量子井結構。
具體而言，導體層122係較佳為半導體或導體，例如為具有摻雜之矽(doped silicon)所構成；低能隙
材料層121較佳為具有較導體層122為低能隙之半導體材料，例如矽鍺、氮化矽、氮化鋁或氮化鎵，在一實施例中，低能隙材料層121係磊晶形成於介電層11上，而低能隙材料層121乃較佳具有低於約1.1電子伏特(eV)的能隙，其相較於矽材料之導體層122之1.12(eV)的能隙為低，例如低能隙材料層121可為矽鍺(Si1-x
Gex
)，其中當x<0.85，其能隙可根據下式計算：1.12-0.41x+0.008x2
(eV)；而當x>0.85，其能隙可根據下式計算：1.86-1.2x(eV)。因此，上述低能隙材料層121可用以降低介電層11與導體層122直接接觸所形成的蕭基障壁，且低能隙材料層121與導體層122之間的異質接面上即可產生量子井結構。請參考圖2，其顯示圖1之電容單元C的能帶圖，其中E121、E122分別表示低能隙材料層121與導體層122的能帶，Ec、Ef、Ev分別表示傳導帶能階、Fermi能階及價帶能階。另一方面，矽材料之導體層122可用於填入矽鍺材料之低能隙材料層121的空隙/縫隙，故有提高整體結構強度的效果。
而在一變化實施例中，導體層122可為氮化鈦(TiN)，其屬於一電良導體，氮化鈦之能隙約為3.35(eV)，而導體層122可藉由如化學汽相沉積(CVD)、原子層沉積(ALD)、有機金屬化學汽相沉積(MOCVD)、物理汽相沉積(PVD)或噴射汽相沉積(JVD)等方法被沉積於所述之低能隙材料層121之上，而氮化鈦之導體層122具有較低的接觸電阻，故可提高本發
明之電容單元C的特性。值得說明的是，第一電極12A之導體層122與第二電極12B之導體層122可選用不同的材質，例如第一電極12A之導體層122可為矽鍺材料層，而第二電極12B之導體層122則可為氮化鈦材料層。
另外，在另一變化實施例中，低能隙材料層121可為砷化鎵(GaAs)材料，其能隙為1.424(eV)；而導體層122則可為砷化鋁鎵(Alx
Ga1-x
As)，其中當x<0.45，其能隙可根據下式計算：1.424+1.247x(eV)；而當x>0.45，其能隙可根據下式計算：1.9+0.125x+0.143x2
(eV)。同樣地，利用高低能隙所組成之第一、第二電極12A、12B可達到補集(trap)電子或電洞，以提升記憶體之特性。
請參考圖3，其顯示本發明之第二實施例的電容單元C，其具有介電層11、第一電極12A與第二電極12B，介電層11具有相對的第一、第二表面111、112，而第一電極12A與第二電極12B則分別成型於所述之第一、第二表面111、112上。在本具體實施例中，第一電極12A與第二電極12B均為由最接近介電層11起算之低能隙材料層121、一層第一導體層122A及一層第二導體層122B所組成，換言之，第一實施例之導體層122可由本實施例之第一導體層122A及第二導體層122B所組成，而低能隙材料層121之能隙係較第一導體層122A之能隙為低，故可在異質接面上產生量子井結構。
在本具體實施例中，低能隙材料層121較佳為具有較第一、第二導體層122A、122B為低的能隙之半導體材料，例如矽鍺、氮化矽、氮化鋁或氮化鎵，在一實施例中，低能隙材料層121係磊晶形成於介電層11上，而低能隙材料層121乃較佳具有低於約1.1eV的能隙例如低能隙材料層121可為矽鍺(Si1-x
Gex
)，其中當x<0.85，其能隙可根據下式計算：1.12-0.41x+0.008x2
(eV)；而當x>0.85，其能隙可根據下式計算：1.86-1.2x(eV)。
另外，第一導體層122A係較佳為半導體或導體，例如為具有摻雜之矽(doped silicon)所構成，矽材料之導體層122之能隙為1.12eV，矽材料之導體層122可利用磊晶方法成型於低能隙材料層121上；而第二導體層122B可為氮化鈦(TiN)，其屬於一種電良導體，氮化鈦之能隙約為3.35(eV)，而導體層122可藉由如化學汽相沉積(CVD)、原子層沉積(ALD)、有機金屬化學汽相沉積(MOCVD)、物理汽相沉積(PVD)或噴射汽相沉積(JVD)等方法被沉積於第一導體層122A之上；故在本實施例中，第一導體層122A與第二導體層122B的材質與特性均可提高本發明之電容單元C之特性與結構強度。
在一變化實施例中，上下電極之第一導體層122A與第二導體層122B的材質可選用不同的材料；例如第一電極12A之第一導體層122A與第二導體層122B可分別為具有摻雜之矽(doped silicon)及氮化鈦；而第
二電極12B之第一導體層122A與第二導體層122B可分別為氮化鈦及具有摻雜之矽(doped silicon)。
另外，在另一變化實施例中，上、下電極可為不對稱的結構，例如第一電極12A為雙層結構(即包括第一實施例之低能隙材料層121及導體層122)，而第二電極12B為三層結構(即包括第二實施例之低能隙材料層121、第一導體層122A及第二導體層122B)，但不論結構上的各種變化，只需滿足低能隙材料層121與至少一導體層122所組成之電極結構，即可達到上述的效果。
請參考圖4，其顯示本發明之電容單元C所應用之記憶體之等效電路示意圖，其中，電容單元C是用來儲存代表資料的電荷，電晶體T則是用來控制電容單元C內部電荷的存取機制，而字元線WL的作用在於啟動記憶單元，即提供電壓以切換電晶體T的ON/OFF；位元線BL則可由記憶單元讀寫資料，亦即資料由位元線BL之路徑進入(即寫)或移出(即讀)記憶單元。由於本發明之電容單元C之上、下電極板具有較佳的補集電子或電洞之能力，故記憶體元件的保存時間(retention time)可有效地被提升。
本發明至少具有優點：
1、本發明之電容單元C之上、下電極板在異質接面上產生量子井結構，以達到較佳的補集電子或電洞之能力。
2、本發明之電容單元C之上、下電極板具有高結
構強度，故可提高記憶元件之耐久性。
3、本發明之電容單元C之上、下電極板具有低接觸電阻的特性，故可提升元件的效能。
以上所述僅為本發明之較佳可行實施例，非因此侷限本發明之專利範圍，故舉凡運用本發明說明書及圖示內容所為之等效技術變化，均包含於本發明之範圍內。
11‧‧‧介電層
111‧‧‧第一表面
112‧‧‧第二表面
12A‧‧‧第一電極
12B‧‧‧第二電極
121‧‧‧低能隙材料層
122‧‧‧導體層
122A‧‧‧第一導體層
122B‧‧‧第二導體層
C‧‧‧電容單元
T‧‧‧電晶體
WL‧‧‧字元線
BL‧‧‧位元線
Ec‧‧‧傳導帶能階
Ef‧‧‧Fermi能階
Ev‧‧‧價帶能階
E121、E122‧‧‧能帶
圖1係為本發明第一實施例之具有多層電極結構之電容單元的示意圖。
圖2係為本發明之具有多層電極結構之電容單元的能帶圖。
圖3係為本發明第二實施例之具有多層電極結構之電容單元的示意圖。
圖4係為應用本發明之電容單元的記憶體單元之等效電路圖。
11．．．介電層
111．．．第一表面
112．．．第二表面
12A．．．第一電極
12B．．．第二電極
121．．．低能隙材料層
122．．．導體層
C．．．電容單元
Claims (8)
- 一種具有多層電極結構之電容單元，包含：一介電層，其具有相對的第一、第二表面；一成型於該第一表面之第一電極；以及一成型於該第二表面之第二電極；其中，該第一電極與該第二電極均具有一由最接近該介電層起算之低能隙材料層及一成型於所述低能隙材料層的導體層，所述低能隙材料層之能隙係較所述導體層之能隙為低，所述低能隙材料層與所述導體層之間的異質接面上產生一量子井結構。
- 如申請專利範圍第1項所述之具有多層電極結構之電容單元，其中所述低能隙材料層之能隙係小於1.1電子伏特。
- 如申請專利範圍第1項所述之具有多層電極結構之電容單元，其中所述低能隙材料層係為矽鍺材料，所述導體層係為具有摻雜之矽材料。
- 如申請專利範圍第1項所述之具有多層電極結構之電容單元，其中所述低能隙材料層係為矽鍺材料，所述導體層係為氮化鈦材料。
- 如申請專利範圍第1項所述之具有多層電極結構之電容單元，其中所述低能隙材料層係為砷化鎵材料，所述導體層係為砷化鋁鎵材料。
- 如申請專利範圍第1項所述之具有多層電極結構之電容單元，其中所述導體層包括一設置於所述低能隙材料層上之第一導體層及一設置於所述第一導體層上 之第二導體層。
- 如申請專利範圍第6項所述之具有多層電極結構之電容單元，其中所述低能隙材料層之能隙係小於1.1電子伏特。
- 如申請專利範圍第6項所述之具有多層電極結構之電容單元，其中所述低能隙材料層係為矽鍺材料，所述第一導體層係為具有摻雜之矽材料，所述第二導體層係為氮化鈦材料；或者所述低能隙材料層係為矽鍺材料，所述第一導體層係為氮化鈦材料，所述第二導體層係為具有摻雜之矽材料。
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| TW201330034A (zh) | 2013-07-16 |
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