KR20060082855A - 다목적 금속 실링 - Google Patents

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에스. 오. 이. 떼끄 씰리꽁 오 냉쉴라또흐 떼끄놀로지
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Abstract

본 발명은 최종 기판으로 명명된 기판(107) 상에 반도체 재료로 된 박층(104)을 제작하는 방법에 관한 것으로, 상기 방법은:
ㆍ 최초 서포트(101)로 명명된 서포트 상에 상기 반도체 재료로 된 층을 형성하는 단계;
ㆍ 금속 본딩에 의해 상기 박층(104) 및 상기 최종 기판(107)을 조립하는 단계;
ㆍ 상기 최초 서포트(101)를 상기 박층(107)으로부터 기계적으로 분리하는 단계를 포함한다.
LED 또는 LD와 같은 다양한 구성요소를 제작하는데 이용될 수 있는 중간 기판이 얻어진다. 상기 방법은 비파괴적인 기계적 릴리즈의 힘에 의해 재활용될 수 있는 처음의 기판으로부터 최종 기판 상의 박층을 형성할 수 있다.

Description

다목적 금속 실링{MULTI-PURPOSE METALLIC SEALING}
본 발명은 박층(thin layer) 및 기판을 조립하는 분야에 관한 것이다.
특히, 금속 본딩에 의해 층 전이(layer transfer)하는 레이저 다이오드(LD) 또는 발광 다이오드(LED)의 생산에 적용될 수 있다.
녹색, 청색 또는 자외에서 발광하는 LD 및 LED의 활성층(active layer)들(갈륨나이트라이드 또는 알루미늄갈륨인듐나이트라이드(AlGaInN) 합금에 의해 형성됨)은 통상적으로 사파이어 또는 탄화규소 기판상에서 에피텍시 성장한다(예를 들어, 양자 전자공학 중 선택된 주제에 관한 IEEE저널, 8(2002), 264, 티. 무카이의 "3그룹 질소 LED에서의 최근의 진보(Recent progress in group-Ⅲ nitride light emitting diodes)" 또는 물리 통계 솔(Phys Stat Sol), (a) 180 (2000) 5, 브이. 헬레 등의 "탄화규소 상의 갈륨나이트라이드 기반 LED 및 레이저(GaN-based LEDs and lasers on SiC)" 참고). 반면, 적색, 오렌지색 또는 황색에서 발광하는 LD 또는 LED의 활성층들(갈륨아세나이드 또는 알루미늄갈륨인듐포스파이드(AlGaInP) 합금에 의해 형성됨)은 예를 들어, 양자 전자공학 중 선택된 주제에 관한 IEEE 저널, 8(2002) 321, 케이. 스트루벨 등의 "고휘도 알루미늄갈륨인듐포스파이드 LED(High brightness AlGaInP light emitting diodes)"에서 기재된 바와 같이 갈륨아세나이 드 또는 인듐포스파이드 기판상에서 기본적으로 에피텍시 성장한다. 상기 벌크 기판들은 그들의 물리적 특성에 따라 기본적으로 선택된다: 에피텍시에 의한 활성층의 성장에 적합한 열 팽창 계수 및 격자 파라미터들.
그러나, 실리콘 또는 특정 금속과 같은 기판들은 그들의 더 좋은 열 도전성(동작에 있어서 LED 또는 LD에 의해 생성된 열의 소산) 및 전기적 도전성(발광된 빛을 추출하기 위해 이용된 면의 반대편 면에 걸쳐 양호한 전기적 컨택(contact)을 수립할 가능성) 때문에 최종 장치의 동작을 위해 바람직할 수 있다.
그러한 두 타입의 기판들 및 그들의 조합된 장점들로부터 이익을 얻는 하나의 알려진 방법은, 장치의 활성층을 제1 타입의 기판(사파이어, 탄화규소 또는 갈륨아세나이드) 상에서 성장시키고, 이후에, 그 사전에 제작된 장치를 금속 본딩에 의해 그 제작의 마지막 단계에 적합하게 된 기판으로 및 특히 그 최적의 기능으로 전이(transfer)하는 단계로 구성된다. 상기 전이는, 최초 기판 상에 에피텍시 성장한 활성층으로 상기 최종 서포트를 금속 본딩하고, 그 최초 기판을 제거하는 두 임계적 단계로 나뉠 수 있다.
예를 들어, 미국특허 US-A-6 071 795에 개시된 레이저 리프트-오프(lift-off) 분리 기술은 금속 본딩 이후에 상기 활성층을 성장시키는데 이용된 최초 서포트를 제거하기 위한 첫 번째 알려진 방법이다. 그 기술은 상기 최초 기판상에 레이저를 이용하여 놔둔 상기 제1 박층으로부터 상기 최초 기판을 분리하는 인터페이스를, 후면으로부터 시작하는 구조에 빛을 비춤에 의해 분해하는 것을 포함한다. 상기 분해된 인터페이스는 그 서포트로부터 상기 박층을 릴리즈(release)한다. 상 기 기술은 레이저 빔에 대해 투명한 최초 표면 및 상기 레이저 빛을 흡수하는 제1 박층을 포함하는 최초 구조에 제한된다. 상기 기술의 유일한 적용은 사파이어 상에 에피텍시 성장한 갈륨나이트라이드의 박층을 제거하는 기술로 나타난다.
엔. 더블유. 정 등(et al)(US-A-6 335 263)은 갈륨나이트라이드에 기반한 LED 구조를 200℃에서 실리콘 또는 갈륨아세나이드 기판으로 본딩하기 위해 인듐(In) 및 팔라듐(Pd)에 기반한 스택을 이용하였다. 최초의 사파이어 기판은 레이저 분리에 의해 분리되었다. 상기 팔라듐-인듐 스택은 그 약한 기계적 강도 때문에 릴리즈 가능한 기판의 기계적 릴리즈에 적합하지 않다. 또, 상기 형성된 PdIn3 층은 LED 광에 대해 양호한 거울을 형성하지 않는다.
최초 서포트를 제거하기 위한 다른 알려진 수단은 기계적 박화(thinning)(그라인딩 또는 래핑(lapping)) 또는 화학적 에칭 또는 기계적 박화와 화학적 에칭의 조합을 포함한다. 상기 방법들은 상기 최초 서포트를 제거하나, 동시에 최초 서포트를 파괴해버린다.
기계적 박화는 특히 갈륨아세나이드와 같은 깨지기 쉬운 기판들과는 힘들며, 탄화규소, 갈륨나이트라이드, 알루미늄나이트라이드 또는 사파이어와 같이 견고한 기판들과는 긴 지속시간을 갖는다. 화학적 공격 또한 긴 지속시간을 가지며, 선택적으로 그 서포트를 에칭할 수 있고, 그 서포트 상에서 에피텍시 성장한 활성층은 에칭하지 않는 수용액(산)이 존재하는 기판에 제한된다. 갈륨아세나이드 및 실리콘은 그 경우에 있어서의 최초 서포트로서의 거의 유일한 예이다. 갈륨나이트라이 드, 탄화규소, 알루미늄나이트라이드 및 사파이어를 에칭하는 선택적 화학적 에칭은 불가능한 것으로 나타난다.
예로서, 케이 스트루벨 등(앞서 언급된 논문 참조)은 갈륨아세나이드 기반의 LED 구조를 실리콘 기판으로 350℃에서 금속 본딩하기 위해 금/주석(AuSn) 합금을 이용하였다. 연이어 화학적으로 에칭된 상기 최초의 갈륨아세나이드 기판은 파괴되어버렸기 때문에 재활용될 수 없었다.
비쥬얼 포토닉스 에피텍시 사에 의해 개발된 LED 제작 방법(예를 들어, US-A-6 287 882에 개시됨)에서, AuBe 합금이 금속 본딩을 위해 이용되었다. 또, 상기 최초 기판이 화학적 에칭에 의해 제거되었기 때문에, 상기 방법은 경제적으로 적합하지 않았다.
국제특허공개공보 WO-A-02/33760호는 상기 방법 동안 부분적으로 제거된 복합 기판 상의 LED 제작 방법을 개시한다. 제안된 릴리즈 방법은 다음의 단계를 포함한다:
ㆍ 갈륨아세나이드 및 실리콘에는 적합하나, 탄화규소, 갈륨나이트라이드 또는 사파이어에 적합하지 않은 화학적 에칭(상기 최초 서포트의 파괴);
ㆍ 사파이어와 같은 투명한 기판에 제한되고, 실리콘, 탄화규소 서포트들에는 부적합한 레이저 분리.
그 문서 내에 기재된 방법에서, 모티프(motif)가 최종 서포트의 적용 이전에 활성층에 생성된다. 포토리소그래피 및 에칭의 조합에 의한 모티프를 생성하는 단계는 복잡하며, 비싸고, 상기 구조 전체를 약하게 만든다. 그 문서에 나타나 있지 않으나, 상기 최초 서포트의 기계적 릴리즈의 경우에, 모티프로 절단된 활성층들이 가장 파괴되는 영역(prime rupture zone)일 것이다. 따라서, 국제공개공보 WO-A-02/33760에 제시된 릴리즈 해결책은 보편적이지 않으며(탄화규소 서포트에 대한 릴리즈 해결책 없음), 비싸다(재활용 만이 레이저 분리에 의해 제거된 사파이어 서포트와 관련하여 관찰될 수 있다); 또한, 상기 모티프가 상기 활성층을 약하게 만들기 때문에, 기계적 릴리즈가 제시된 구조의 타입에 의해 제거된다.
또한, 상기 문서는 전기적 접촉을 보장하는 금속 거울층의 존재를 개시한다. 그러나, 상기 LED의 활성층으로의 금속의 확산을 제한하기 위해 어떤 주의도 취해지지 않는다.
상기 최초 기판을 제거하기 위한 다른 알려진 수단은, 릴리즈 가능한 기판, 즉 서포트 및 서포트에 약하게 부착된 박층으로 형성된 기판 상에 에피텍시 성장에 의해 형성된 구조를 기계적으로 릴리즈하는 단계를 포함한다. 몇몇 타입, 예를 들어, 프랑스 특허 FR-A-2 823 599 또는 FR-A-2 809 867에 기재되어 있는 타입의 릴리즈 가능한 기판들이 관찰될 수 있다.
릴리즈 가능한 최초 기판의 이용을 필요로 하는 그 접근은 비교적 최초 기판의 성질을 고려할 때 보편적이며, 최초 기판이 릴리즈 이후에 재활용되는 것을 허용한다. 이는 투명한 기판(레이저 분리되는 경우와 같이)이나, 화학적으로 에칭될 수 있는 재료에 한정되지 않는다. 상기 활성층을 상기 최초 서포트로부터 분리한 이후에, 상기 최초 서포트는 재활용될 수 있고, 에피텍시 성장을 위한 릴리즈 가능한 기판으로서 다시 이용될 수 있다. 그러나, 상기 최초 기판의 기계적 릴리즈에 기인한 스트레스는 골절이 발생하는 것을 방지하기 위해, 상기 활성층 및 최종 기판 사이의 강한 본딩을 요구한다.
따라서, 비파괴적인 기계적인 릴리즈의 힘에 의해, (성질에 관계없이)최초의 기판이 재활용되도록 하는 최초 기판으로부터 최종 기판상에 박층을 제작하는 방법을 제공하는데 문제가 있다.
상기 장치 자체에 관해서는 현재, 옴 컨택, 광학적 반사성 및 선택적으로 전기적 도전성 또는 기계적 강도의 특성들을 갖는 활성층 및 최종 기판 사이의 층들의 조합이 없다.
제1 측면으로, 본 발명은 최종 기판으로 명명된 기판 상에 반도체 재료로 된 박층을 제작하는 방법을 제공하는데, 상기 방법이,
최초 서포트(initial support)로 명명된 서포트 상에 상기 반도체 재료로 된 층을 형성하는 단계;
상기 박층 및 상기 최종 기판을 금속 본딩(metal bonding)에 의해 조립하는 단계;
상기 박층으로부터 상기 최초 서포트를 기계적으로 분리하는 단계를 포함한다.
상기 최초 서포트는, 바람직하게는 에피텍시(epitaxy)에 의해, 상기 반도체 재료로 된 박층이 형성된 적어도 하나의 표면 필름 및 기계적 서포트를 포함한다. 상기 최초 서포트는, 상기 반도체 재료로 된 층 및 상기 기계적 서포트 사이의 약한 인터페이스의 존재 때문에, 릴리즈 가능한 것으로 칭해진다.
금속 본딩이 상기 박층 및 상기 최종 기판을 조립할 수 있으며, 충분히 기계적으로 강하며, 본딩 경계 이외의 지점에서 상기 최초 서포트를 파괴함이 없이 상기 약한 인터페이스의 연이은 분리에 친화적이다.
반도체 재료로 된 에피텍시 성장한 층 상에 직접 형성된 적어도 하나의 옴 컨택 층(ohmic contact layer), 반사층 및 금 또는 알루미늄 기반의 층을 포함하는 층들의 스택(stack)을 이용하여 금속 본딩이 이뤄진다. 상기 반사층(거울)은 바람직하게는, 은, 알루미늄, 로듐, 백금 또는 금을 기반으로 한다.
보충적 층 또한 확산 장벽으로 동작하기 위해 제공될 수 있다. 상기 확산 장벽은 바람직하게는 텅스텐(tungsten), 티타늄(titanium), 크롬(chromium), 백금(platinum) 또는 탄탈(tantalum)을 기반으로 한다.
상기 박층 및 상기 최종 기판에 부분적으로 형성된 금속 적층물들을 이용하여 금속 본딩이 수행될 수 있다.
상기 최종 기판은 실리콘 기판일 수 있거나, 실리콘 필름으로 코팅된 도전성 기판일 수 있다.
상기 금속을 증착한 후에, 상기 박층 및 최종 서포트의 조립은, 적어도 상기 반도체 재료로 된 층 상에, 상기 최종 서포트에 의해 제공된 실리콘 및 박층으로서 증착된 금 또는 알루미늄을 합금하는 공융상(eutectic phase)을 형성하기 위해, 상기 본딩될 면들을 접촉하고 열처리하게 하는 단계를 포함한다. 금-실리콘 또는 알루미늄-실리콘의 형성은 상기 금속 본딩의 양호한 기계적 강도를 제공한다.
상기 금속층들의 스택은 상기 최종 기판 및 상기 반도체 재료로 된 박층 사이의 양호한 열 및 전기적 전도를 보장한다.
금속 본딩에 의한 조립에 뒤따른 기계적 분리 단계는 처음부터 존재한 약한 인터페이스를 따른 분리를 포함한다.
본 발명의 한 특성에 따르면, 상기 박층의 반도체 재료는, 0≤ x ≤ 1 및 0≤ y ≤ 1인 조건에서의 AlxGa1 -x- yInyP 또는 AlxGa1 -x- yInyN 합금이다.
본 발명은 또한 기판 및 금속 본딩에 의해 연결된 반도체 재료로 된 박층을 포함하는 중간 기판에 관한 것이다.
이후, 상기 중간 기판은 다양한 방식으로, 다양한 구성요소들의 제작, 특히 LED, 레이저 다이오드, 태양 전지 또는 광수용기(photoreceptor)와 같은 광전자공학 장치의 제작을 위해 이용될 수 있다.
구체적으로, 컨택 핀(contact pin)이 상기 기계적 분리 단계 이후에, 상기 반도체 재료로 된 박층 상에 형성될 수 있다. 상기 핀은 투명할 수 있으며, 또는 상기 핀이 상기 반도체 재료로 된 층의 전체 표면을 덮지 않을 수 있다.
도 1A 내지 도 1F는 본 발명의 실행 단계를 나타낸 것이다.
본 발명의 실행에 관하여 도 1A 내지 도 1F를 참고로 하여 이제부터 설명한 다.
최초 기판의 예가 도 1A에 도시되어 있다. 상기 기판은 릴리즈 가능한 인(in) 타입이고, 약한 인터페이스 또는 매립 영역(buried zone)을 통해 그 서포트(101)에 연결되어 있고, 에피텍시 성장(epitaxial growth)을 위한 서포트로서 동작하는 표면 필름(102)을 포함한다. 기계적으로 릴리즈 가능한 상기 인터페이스는 참조 번호 103에 의해 정의된다. 그것은 상기 기판의 비파괴적인 릴리즈를 허락한다.
상기 약한 영역은, 예를 들어, FR-A-2 681 472 또는 EP-A-0 807 970에서 기재된 바와 같이 원자 또는 이온 종류의 주입으로부터 기인하거나, EP-A-0 925 888에서 기재된 바와 같은 포로시피케이션(porosification)에 의하거나, FR-A-2 823 599에 기재된 바와 같은 상기 약한 영역에서의 접촉중인 표면들의 거칠기(roughness) 및 친수성(hydrophilic nature)의 제어를 갖는 분자 본딩에 의해 야기된다.
증착될 활성층이 알루미늄갈륨인듐나이트라이드(AlGaInN) 타입 함금에 기반을 두는 경우에, 상기 표면층(102)은 바람직하게는 탄화규소(SiC) 또는 사파이어 또는 실리콘, 알루미늄나이트라이드(AlN) 또는 갈륨나이트라이드(GaN)이다. 다르게는, 상기 활성층이 알루미늄갈륨인듐포스파이드(AlGaInP) 타입 재료에 기반한 경우, 상기 표면층은 바람직하게는 갈륨아세나이드(GaAs), 실리콘 또는 인듐포스파이드(InP)로부터 형성된다. 모든 경우에 있어서, 상기 표면층은 바람직하게는 단결정(monocrystalline)이다.
상기 활성층(104)을 에피텍시 성장에 의해 적용한 이후에, 제1의 일련의 금속 증착층(105)은 상기 활성층의 상부에 생성된다(도 1B). 상기 제1의 금속 스택은 선택적으로 다른 성질을 가진 복수의 박막으로 나뉘어 질 수 있다.
상기 활성층과 직접적으로 접촉하고 있는 금속층은, 예를 들어, 양호한 기계적 접착(기본층(keying layer)) 및 마지막 활성층(저 접촉 저항)의 반도체와 양호한 옴 컨택(ohmic contact)을 보장하는 (예를 들어, 1 나노미터(nm) 내지 50 나노미터의 두께를 갖는) 초박층(very thin layer)이다. 하나의 예로서, 상기 마지막 활성층이 p-타입 갈륨나이트라이드로 구성된다면, 상기 컨택 캔은 바람직하게는 니켈(Ni)(5 나노미터) + 금(Au)(5 나노미터) 스택이거나 백금(Pt)(50 나노미터)층이다. 그러나, 만약 p-타입 갈륨아세나이드라면, 아연/금(Zn/Au), 아연/팔라듐(Zn/Pd) 또는 티타늄/백금(Ti/Pt) 타입 컨택이 적합할 것이다. 상기 활성층(104)에 양호한 옴 컨택을 수립하는 것은, 상기 옴 컨택층의 적용 후 및 상기 금속 본딩 단계의 이전의 열 처리를 필요로 할 수 있다.
상기 옴 컨택층 위에, 반사층(mirror)이 증착되고, 바람직하게는, 자외(ultraviolet), 청색 또는 녹색과 같은 스펙트럼 영역에서의 거울을 생성하기 위해 은, 알루미늄 또는 로듐(Rh)을 기반으로 하거나, 황색, 오렌지색, 적색 또는 적외(infrared)와 같은 스펙트럼 영역에서의 거울을 생성하기 위해 금, 은, 알루미늄, 로듐 또는 백금을 기반으로 한다. 상기 마지막 활성층을 형성하는 반도체에 따라서, 상기 옴 컨택이 상기 반사층의 성질과 동일한 성질일 수 있다(예를 들어, 아연/금(Zn/Au)에 의해 형성된 p-타입 갈륨아세나이드 상의 옴 컨택이면, 금(Au)에 의 해 구성된 거울이며, 상기 거울층은 상기 옴 컨택의 연속성 상에서 증착된다).
확산 장벽 또한 상기 활성층을 향한 금속 소자들의 확산을 제한하기 위해 수립될 수 있다. 이러한 예방 조치를 취함이 없이는, 그러한 원치않는 확산 현상이 생성된 구성요소들의 수명(service life)을 감소시키는 결과를 낳을 수 있다. 상기 장벽은, 상기 이전의 단계 동안 증착된 상기 거울 바로 위에 배치될 수 있거나, 매우 얇다면, 상기 옴 컨택 내에 통합될 수 있다. 바람직하게는, 텅스텐(W), 티타늄(Ti), 크롬(Cr), 백금(Pt) 또는 탄탈(Ta)(티타늄나이트라이드(TiN), 텅스텐나이트라이드(WN) 등과 같은 질화상태 또는 순수상태)을 기반으로 한다.
상기 증착된 금속 스택은 강력한 본딩을 허용하는 층, 즉 금(또는 알루미늄)에 기반한 층에 의해 종결될 수 있다.
다른 일련의 금속 증착층(106)들이 상기 최종 서포트(107)(바람직하게는, 실리콘에 의해 형성된, 또는 실리콘으로 코팅된 도전성 기판에 의해 형성된)에 적용될 수 있다.
티타늄, 크롬의 박층(예를 들어, 1 나노미터 내지 50 나노미터의 두께를 갖는)은 양호한 접착 및 그로 인한 기계적인 자세(mechanical behavior)를 보장하기 위해 상기 최종 서포트의 탈산소된 표면에 바로 적용될 수 있다. 다음으로, 금(또는 알루미늄)으로 된 다른 층이 금속 본딩을 목적으로 최종적으로 증착될 수 있다. 상기 금속 증착층(106)들의 성질은 상기 최종 서포트(107)와의 전기적 옴 컨택을 보장하도록 선택된다.
상기 방법은, 예를 들어, 제어된 대기(진공, 불활성 대기 등) 내에서 수행될 수 있는 열처리에 의한 힘에 의해서 및 본딩을 강화하기 위한 기계적 압력하에서, 두 금속화된 서포트들이 접촉하게 되어, 서로 본딩되는 동안, 금속 본딩 단계에 의해 계속된다. 상기 두 서포트들은 바람직하게는, 예를 들어, 금-실리콘(금이 다른 서포트 또는 한 서포트에 가까이에 있는 금속층일 수 있고, 실리콘으로 전체 구성되거나 그 표면에 실리콘 증착을 갖는 상기 최종 서포트(107)로부터 실리콘이 발산한다) 공융상(eutectic phase)의 형성에 의해 본딩된다. 공융 알루미늄-실리콘 본딩은 또한, 예를 들어 요구되는 고온: Teutectic (Al-Si) = 580 ℃ > Teutectic (Au-Si) = 363 ℃에도 불구하고, 알루미늄으로 코팅된 표면이 접촉하기 전에 산화되지 않음을 조심함에 의해 이용될 수 있다.
최초 서포트(101)는 특히 기계적으로 분리될 수 있으며(도 1D): 상기 릴리즈 가능한 기판은 상기 약한 인터페이스(103)에서 릴리즈된다. 상기 최초 서포트는 파괴되지 않으며, 새로운 릴리즈 가능한 기판의 베이스로서 다시 이용되도록 재활용될 수 있다. 바람직한 형태의 릴리즈는 상기 활성층들과 상기 최초의 서포트 사이의 약한 인터페이스에 얇은 칼날을 도입함을 포함한다. 상기 칼날의 힘의 영향으로, 상기 인터페이스(103)를 따라 선별적으로 골절이 진행된다. 상기 분리됨(opening)은 또한 유체(불활성 또는 부식 가스, 물 등)의 분출에 의해 도움을 받을 수 있다.
다른 형태의 릴리즈는 예를 들어 그립 및 진공 흡인을 이용하여 상기 최종 서포트로부터 상기 최초 서포트를 점진적으로 멀리 떨어뜨림에 의해 금속 본딩 이 후의 상기 구조에 신장력을 부가함을 포함한다.
릴리즈 이전에, 화학적 세정(HF산, 왕수(aqua regia) 수용액 등)이 기계적 분리를 돕기 위해 이용될 수 있다.
릴리즈 다음으로, 상기 에피텍시 성장을 위한 출발 기판으로 이용되고, 선택적으로 상기 활성층들의 일부인 상기 필름(102)은, 화학적 기계적 세정(chemical mechanical polishing) 또는 화학적 에칭(갈륨아세나이드, 실리콘 필름에 적용할 수 있음)에 의하거나, 플라즈마 에칭 또는 이온 빔 에칭(상기 필름(102)을 구성하는 재료들의 대부분에 적용됨, 갈륨나이트라이드, 탄화규소, 사파이어, 알루미늄나이트라이드 등과 같은 단단한 재료 및 불활성 재료를 포함)에 의해 제거될 수 있다. 상기 에칭 단계는 에피텍시 성장한 활성층(104)이 잘라내지는 것을 허용한다.
LED 또는 LD, 또는 태양전지 또는 광수용기(photoreceptor)의 제작을 위해 이용될 수 있는 중간 기판이 얻어진다. 이 생성물(도 1E에 도시됨)은, 다양한 방식으로 다양한 구성요소들의 제작을 허용하므로, 그 자체로 흥미있다.
구성요소들을 제작하기 위해, 하나의 가능한 루트는 활성층을 면한 면 상에 옴 컨택(108)을 증착하는 것을 포함한다(도 1F에 도시됨). 에칭에 의해 노출된 상기 반도체(104)가 n-타입 갈륨나이트라이드라면, 상기 컨택은 바람직하게는 티타늄/알루미늄 스택이거나 투명한 산화물 도전체(예를 들어, In2O3: 주석, 산화 아연 및 In2O3의 합금)이다. 그러나, 상기 반도체가 n-타입 갈륨아세나이드라면, 상기 컨택은 바람직하게는 금게르마늄/금(AuGe/Au) 스택이다. 상기 컨택이 증착되는 면은 상기 구성요소에 의해 발산되는 빛을 추출하기 위한 면이어서, 상기 컨택은 바람직하게는 투명하거나 전체 표면을 코팅하지 않는다.
상기 앞서 언급된 방법은 많은 장점들을 갖는다:
ㆍ 매우 비쌀 수 있는, 에피텍시 성장을 위해 이용되는 상기 최초 서포트(101)는 파괴되지 않아서, 재생될 수 있다;
ㆍ 기계적 릴리즈는, 화학적 에칭이 불가능하고, 플라즈마 또는 이온 빔 에칭이 매우 긴 시간이 필요한, 탄화규소, 갈륨나이트라이드를 포함하는 모든 타입의 서포트를 분리한다. 상기 최초 서포트를 기계적으로 분리하는 것은, 리프트 오프(lift-off) 레이저 분리의 경우와 같이 투명한 재료에 제한되지 않으며, 화학적 공격에 반응하는 재료들에 제한되지도 않는다: 그것은 보편적인, 비싸지 않은 릴리즈 수단이다;
ㆍ 이용된 다른 금속층들은 바람직한 모든 특성들을 갖는다: 옴 컨택 및 거울의 기능을 모두 보장하고, 제어되지 않은 확산 현상에 기인한 성능의 소실없이 상기 서포트 및 상기 활성층 사이의 양호한 열 전도 및 전기적 전도를 수립하며, 강력한 재료들이 선택되었기 때문에 훌륭한 기계적 자세를 확보함.
본 발명의 다른 구체적 실시예가 이하에서 주어진다.
예 1: 알루미늄갈륨인듐나이트라이드(AlGaInN)에 기반하고 청-UV(blue-UV)에서 발산하는 LED 의 생성
이 예에서 이용된 릴리즈 가능한 기판은, 다결정 탄화규소 또는 실리콘으로부터 형성된 서포트(101) 및 6H-탄화규소로부터 형성된 표면 에피텍시 성장층(102) 을 포함하여 구성되었다. 이 두 부분의 사이는 릴리즈 가능한 인터페이스(103) 및 산화물의 매립층(buried layer)이었다. 갈륨나이트라이드 및 알루미늄갈륨인듐나이트라이드 합금에 기반한 상기 활성층은 필름(102)에 에피텍시적으로 적용되었다. 이후, 상기 금속 증착물(105)들은 상기 활성층들에 연속적으로 증착되었다:
ㆍ 니켈(두께 5나노미터) + 금(두께 5나노미터): p-층으로의 옴 컨택;
ㆍ 백금: 확산 장벽으로서;
ㆍ 은: 거울 형성 층;
ㆍ 금: 본딩을 위함
동시에, 최종 서포트(107)가 이하의 금속화(metallization)에 의해 공융 본딩을 위해 준비된다:
ㆍ 크롬(두께 5나노미터): 기본층(keying layer);
ㆍ 금: 본딩을 위함.
금속화된 기판들이 진공하에 접촉하게 되고, 이후 피스톤을 이용하여 인가된 약한 기계적 압력(P < 2 바(bar))하에 400℃ 가까운 온도로 가열되었다. 금 및 실리콘에 기반한 공융상(eutectic phase)이 형성되어, 강력하게 본딩된다. 냉각 후에, 본딩된 웨이퍼는 상기 약한 인터페이스에 도입된 얇은 칼날을 이용하여 서로로부터 분리되었다. 6H-탄화규소의 필름(102)은 반응성 이온 에칭(Reactive Ion Etching)에 의해 제거되었다. 마침내, 옴 티타늄/알루미늄 컨택이 도 1F에 도시된 기하학적 구조에 따라 에칭에 의해 노출된 n-갈륨나이트라이드층상에 생성되었다.
예 2: 알루미늄갈륨인듐포스파이드 (AlGaInP)에 기반한 적색에서 발광하는 LD 또는 LED 의 제작을 위한 중간 기판의 제작
이 예에서 이용된 릴리즈 가능한 기판은 실리콘으로부터 형성된 서포트(101)와, 갈륨아세나이드로부터 형성된 표면 에피텍시 성장한 층(102)으로 구성된다. 이러한 두 부분의 사이는 릴리즈 가능한 인터페이스 및 산화물의 매립층이었다. 황화갈륨(GaS) 및 알루미늄갈륨인듐포스파이드(AlGaInP) 합금을 기반으로 한 활성층은 상기 갈륨아세나이드 필름에 에피텍시적으로 적용되었다. 이후, 상기 금속 증착물들은 상기 활성층들상에 연속적으로 적층되었다:
ㆍ 금/아연: p-층으로의 옴 컨택;
ㆍ 티타늄: 확산 장벽;
ㆍ 금: 거울 형성 및 본딩 허용 층;
동시에, 최종 서포트(107)는 이하의 금속화에 의해 공융 본딩을 위해 준비되었다:
ㆍ 티타늄(5 나노미터): 기본 층;
ㆍ 금: 본딩을 위함.
상기 금속화된 기판들은 진공 상태에서 접촉하게 되고, 피스톤을 이용하여 인가된 약한 기계적 압력(P < 2바) 하에서 400℃에 가까운 온도로 가열된다. 금 및 실리콘에 기반한 공융상이 형성되어서, 강력하게 본딩된다. 냉각 후에, 상기 본딩된 웨이퍼는, 유체의 투입에 의해 도움을 받은, 상기 약한 인터페이스에 도입된 얇은 칼날을 이용하여 서로로부터 분리되었다.
갈륨아세나이드의 필름(102)은 화학적 에칭에 의해 제거되었다. 이후, 활성 영역의 전체 표면에 걸쳐 거울 옴 컨택이 이미 통합되었기 때문에(상기 서포트를 향해 발광되는 빛의 반사, 후면에서의 전류의 적절한 투입 등), 고성능 LED 또는 LD의 제작과 어울리는 활성층들을 갖는 복합 기판이 얻어졌다.
예 3: 실리콘(111) 상에서 에피텍시 성장한 갈륨나이트라이드를 기반으로 한 녹색에서 발광하는 LED 의 제작
이 예에서 이용된 릴리즈 가능한 기판은 실리콘으로부터 형성된 서포트(101) 및 결정학적으로 방향 (111)인 실리콘으로부터 형성된 표면 에피텍시 성장한 층(102)으로 구성된다. 이러한 두 부분의 사이는 릴리즈 가능한 인터페이스(103) 및 산화물의 매립층이었다. 갈륨나이트라이드 및 알루미늄갈륨인듐나이트라이드(AlGaInN) 합금에 기반한 활성층은 실리콘 필름(102)으로 또는 알루미늄나이트라이드에 기반한 버퍼층을 통해 적용되었다. 이후, 상기 금속 적층물들은 활성층 상에 연속적으로 적층되었다:
ㆍ 니켈/크롬/금: 통합된 크롬 확산 장벽과, p-층으로의 옴 컨택;
ㆍ 금: 거울 및 본딩 층;
최종 서포트(107)는 이하의 금속층들에 의해 공융 본딩을 위해 준비되었다:
ㆍ 크롬(5 나노미터): 기본 층;
ㆍ 금 : 본딩 층.
상기 금속화된 기판들은 진공하에서 접촉하게 되고, 피스톤을 이용하여 인가된 약한 기계적 압력(P < 2바) 하에 400℃ 에 가까운 온도까지 가열되었다. 금 및 실리콘에 기반한 공융상이 형성되어, 강력하게 본딩되었다. 냉각 후에, 상기 본딩 된 웨이퍼는 상기 약한 인터페이스에 도입된 얇은 칼날을 이용하여 서로로부터 분리되었다. 실리콘으로 된 필름(102)이 화학적 에칭(TMAH)에 의해 제거되었다. 선택적 알루미늄나이트라이드 기반 버퍼층은 또한 드라이 에칭에 의해 제거될 수 있다. 마지막으로, 도 1F에 도시된 바와 같이, 티타늄/알루미늄 옴 컨택(108)이 노출된 n-갈륨나이트라이드 층(104) 상에서 생성되었다.
구체적으로, 본 발명은 이하의 것을 허용한다:
ㆍ 바람직하게는 갈륨나이트라이드(및 알루미늄갈륨인듐나이트라이드 합금) 또는 갈륨아세나이드(및 알루미늄갈륨인듐포스파이드 합금)에 기반한, LD 또는 LED의 제작;
ㆍ 앞서 언급된 구성요소들의 활성층을 포함하는 중간 기판의 제작(예를 들어, 도 1E).

Claims (23)

  1. 기판(107) 상에 반도체 재료로 된 박층(104)을 제작하는 방법으로서,
    상기 기판(107)은 최종 기판으로 명명되고, 상기 최종 기판은 실리콘 기판이거나 실리콘 필름으로 코팅된 도전성 기판이며,
    상기 방법이,
    최초 서포트(101)로 명명된 서포트 상에 상기 반도체 재료로 된 박층을 형성하는 단계;
    상기 박층 및 상기 최종 기판을 금속 본딩에 의해 조립하는 단계;
    금속 본딩을 목적으로, 상기 박층 및 상기 최종 기판 상에 금속 적층물(105, 106)을 생성하는 단계; 및
    약한 인터페이스(103)를 따라 상기 최초 서포트를 기계적으로 골절시키는 단계를 포함하는 것을 특징으로 하는 기판 상에 반도체 재료로 된 박층을 제작하는 방법.
  2. 제1항에 있어서,
    상기 박층(104)이 에피텍시 성장에 의해 생성되는 것을 특징으로 하는 기판 상에 반도체 재료로 된 박층을 제작하는 방법.
  3. 제2항에 있어서,
    상기 최초 서포트가 기판(101) 및 에피텍시 성장한 층(102)을 포함하는 것을 특징으로 하는 기판 상에 반도체 재료로 된 박층을 제작하는 방법.
  4. 제3항에 있어서,
    상기 기계적으로 분리하는 단계가 상기 약한 인터페이스를 따라 전체를 분리함을 포함하는 것을 특징으로 하는 기판 상에 반도체 재료로 된 박층을 제작하는 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    옴 컨택 층, 반사층 및 금 또는 알루미늄 기반 층을 포함하는 층(105, 106)들의 스택을 이용하여 금속 본딩이 달성되는 것을 특징으로 하는 기판 상에 반도체 재료로 된 박층을 제작하는 방법.
  6. 제5항에 있어서,
    상기 반사층은 은, 알루미늄, 로듐, 금 또는 백금에 기반한 것을 특징으로 하는 기판 상에 반도체 재료로 된 박층을 제작하는 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    금속 본딩은 공융상의 형성을 포함하는 것을 특징으로 하는 기판 상에 반도체 재료로 된 박층을 제작하는 방법.
  8. 제7항에 있어서,
    상기 공융상은 금-실리콘 또는 알루미늄-실리콘인 것을 특징으로 하는 기판 상에 반도체 재료로 된 박층을 제작하는 방법.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서,
    상기 층들의 스택은 확산 장벽을 형성하는 층을 더 포함하는 것을 특징으로 하는 기판 상에 반도체 재료로 된 박층을 제작하는 방법.
  10. 제9항에 있어서,
    상기 확산 장벽은 텅스텐, 티타늄, 크롬, 백금 또는 탄탈을 포함하는 것을 특징으로 하는 기판 상에 반도체 재료로 된 박층을 제작하는 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 기계적으로 분리하는 단계 이후에, 상기 반도체 재료로 된 층 상에 컨택 핀(108)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 기판 상에 반도체 재료로 된 박층을 제작하는 방법.
  12. 제11항에 있어서,
    상기 핀이 투명하거나, 상기 반도체 재료로 된 층의 전체 표면을 덮지 않는 것을 특징으로 하는 기판 상에 반도체 재료로 된 박층을 제작하는 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 박층(104)의 반도체 재료는, 0≤ x ≤ 1 및 0≤ y ≤ 1인 조건에서의 AlxGa1-x-yInyP 또는 AlxGa1 -x- yInyN 합금인 것을 특징으로 하는 기판 상에 반도체 재료로 된 박층을 제작하는 방법.
  14. 실리콘 기판이거나, 실리콘 필름으로 코팅된 도전성 기판인 기판(107), 및
    금속 본딩을 통해 본딩된 반도체 재료로부터 형성된 박층(104)을 포함하는 중간 기판.
  15. 제14항에 있어서,
    상기 금속 본딩은 금속층(105, 106)들의 스택을 포함하는 것을 특징으로 하는 중간 기판.
  16. 제15항에 있어서,
    상기 금속층들의 스택은 옴 컨택 층, 반사층 및 금 또는 알루미늄에 기반한 층을 포함하는 것을 특징으로 하는 중간 기판.
  17. 제16항에 있어서,
    상기 반사층은 은, 알루미늄, 로듐, 금 또는 백금에 기반한 것을 특징으로 하는 중간 기판.
  18. 제16항 또는 제17항에 있어서,
    상기 금속층들의 스택은 확산 장벽을 형성하는 층을 더 포함하는 것을 특징으로 하는 중간 기판.
  19. 제18항에 있어서,
    상기 확산 장벽 층은 텅스텐, 티타늄, 크롬, 백금 또는 탄탈을 포함하는 것을 특징으로 하는 중간 기판.
  20. 제14항 내지 제19항 중 어느 한 항에 있어서,
    반도체 재료로 된 박층(104) 상의 컨택 핀(108)을 더 포함하는 것을 특징으로 하는 중간 기판.
  21. 제20항에 있어서,
    상기 핀이 투명하거나, 상기 반도체 재료로 된 층의 전체 표면을 덮지 않는 것을 특징으로 하는 중간 기판.
  22. 제14항 내지 제21항 중 어느 한 항에 있어서,
    상기 박층(104)의 반도체 재료는, 0≤ x ≤ 1 및 0≤ y ≤ 1인 조건에서의 AlxGa1-x-yInyP 또는 AlxGa1 -x- yInyN 합금인 것을 특징으로 하는 중간 기판.
  23. 제14항 내지 제22항 중 어느 한 항에 따른 중간 기판을 포함하는 광전자공학 장치.
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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040124538A1 (en) * 2002-12-31 2004-07-01 Rafael Reif Multi-layer integrated semiconductor structure
US7307003B2 (en) * 2002-12-31 2007-12-11 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure incorporating a processing handle member
US7161169B2 (en) * 2004-01-07 2007-01-09 International Business Machines Corporation Enhancement of electron and hole mobilities in <110> Si under biaxial compressive strain
JP2005317676A (ja) * 2004-04-27 2005-11-10 Sony Corp 半導体発光素子、半導体発光装置及び半導体発光素子の製造方法
US8174037B2 (en) * 2004-09-22 2012-05-08 Cree, Inc. High efficiency group III nitride LED with lenticular surface
TWI246784B (en) * 2004-12-29 2006-01-01 Univ Nat Central Light emitting diode and manufacturing method thereof
US7932111B2 (en) * 2005-02-23 2011-04-26 Cree, Inc. Substrate removal process for high light extraction LEDs
CN100372137C (zh) * 2005-05-27 2008-02-27 晶能光电（江西）有限公司 具有上下电极结构的铟镓铝氮发光器件及其制造方法
TWI285969B (en) * 2005-06-22 2007-08-21 Epistar Corp Light emitting diode and method of the same
KR100655437B1 (ko) * 2005-08-09 2006-12-08 삼성전자주식회사 반도체 웨이퍼 및 그 제조방법
DE102005052358A1 (de) * 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
DE102005052357A1 (de) * 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
WO2007040295A1 (en) * 2005-10-04 2007-04-12 Seoul Opto Device Co., Ltd. (al, ga, in)n-based compound semiconductor and method of fabricating the same
TWI298555B (en) * 2006-06-05 2008-07-01 Epistar Corp Light emitting device
TWI370555B (en) * 2006-12-29 2012-08-11 Epistar Corp Light-emitting diode and method for manufacturing the same
JP5228381B2 (ja) * 2007-06-25 2013-07-03 三菱電機株式会社 半導体装置の製造方法
US20090181492A1 (en) * 2008-01-11 2009-07-16 Peter Nunan Nano-cleave a thin-film of silicon for solar cell fabrication
TWI495141B (zh) * 2008-08-01 2015-08-01 Epistar Corp 晶圓發光結構之形成方法及光源產生裝置
TWI455252B (zh) * 2008-08-28 2014-10-01 玉晶光電股份有限公司 A mold release mechanism for a light emitting diode package process
US8058143B2 (en) * 2009-01-21 2011-11-15 Freescale Semiconductor, Inc. Substrate bonding with metal germanium silicon material
US9847243B2 (en) 2009-08-27 2017-12-19 Corning Incorporated Debonding a glass substrate from carrier using ultrasonic wave
US9269854B2 (en) 2010-09-10 2016-02-23 VerLASE TECHNOLOGIES LLC Methods of fabricating optoelectronic devices using layers detached from semiconductor donors and devices made thereby
JP2012124473A (ja) * 2010-11-15 2012-06-28 Ngk Insulators Ltd 複合基板及び複合基板の製造方法
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
CN102255027B (zh) * 2011-07-15 2013-05-29 上海蓝光科技有限公司 一种GaN基垂直结构LED芯片结构及其制备方法
US9343641B2 (en) * 2011-08-02 2016-05-17 Manutius Ip, Inc. Non-reactive barrier metal for eutectic bonding process
US9064980B2 (en) * 2011-08-25 2015-06-23 Palo Alto Research Center Incorporated Devices having removed aluminum nitride sections
KR20130060065A (ko) * 2011-11-29 2013-06-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이의 제조 방법
EP2600389B1 (en) 2011-11-29 2020-01-15 IMEC vzw Method for bonding semiconductor substrates
US10543662B2 (en) 2012-02-08 2020-01-28 Corning Incorporated Device modified substrate article and methods for making
TWI617437B (zh) 2012-12-13 2018-03-11 康寧公司 促進控制薄片與載體間接合之處理
US9340443B2 (en) 2012-12-13 2016-05-17 Corning Incorporated Bulk annealing of glass sheets
US10086584B2 (en) 2012-12-13 2018-10-02 Corning Incorporated Glass articles and methods for controlled bonding of glass sheets with carriers
US10014177B2 (en) 2012-12-13 2018-07-03 Corning Incorporated Methods for processing electronic devices
US10510576B2 (en) 2013-10-14 2019-12-17 Corning Incorporated Carrier-bonding methods and articles for semiconductor and interposer processing
JP6770432B2 (ja) 2014-01-27 2020-10-14 コーニング インコーポレイテッド 薄いシートの担体との制御された結合のための物品および方法
KR20160145062A (ko) 2014-04-09 2016-12-19 코닝 인코포레이티드 디바이스 변경된 기판 물품 및 제조 방법
CN103996755B (zh) * 2014-05-21 2016-08-17 天津三安光电有限公司 一种氮化物发光二极管组件的制备方法
CN107635769B (zh) 2015-05-19 2020-09-15 康宁股份有限公司 使片材与载体粘结的制品和方法
US11905201B2 (en) 2015-06-26 2024-02-20 Corning Incorporated Methods and articles including a sheet and a carrier
US9865565B2 (en) * 2015-12-08 2018-01-09 Amkor Technology, Inc. Transient interface gradient bonding for metal bonds
TW202216444A (zh) 2016-08-30 2022-05-01 美商康寧公司 用於片材接合的矽氧烷電漿聚合物
TWI821867B (zh) 2016-08-31 2023-11-11 美商康寧公司 具以可控制式黏結的薄片之製品及製作其之方法
US11999135B2 (en) 2017-08-18 2024-06-04 Corning Incorporated Temporary bonding using polycationic polymers
JP7431160B2 (ja) 2017-12-15 2024-02-14 コーニング インコーポレイテッド 基板を処理するための方法および結合されたシートを含む物品を製造するための方法
US20220238747A1 (en) * 2021-01-28 2022-07-28 Solaero Technologies Corp. Inverted metamorphic multijunction solar cell

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2681472B1 (fr) * 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
FR2748851B1 (fr) * 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
US6372608B1 (en) * 1996-08-27 2002-04-16 Seiko Epson Corporation Separating method, method for transferring thin film device, thin film device, thin film integrated circuit device, and liquid crystal display device manufactured by using the transferring method
USRE38466E1 (en) 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
SG70141A1 (en) * 1997-12-26 2000-01-25 Canon Kk Sample separating apparatus and method and substrate manufacturing method
US6071795A (en) * 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
US6287882B1 (en) * 1999-10-04 2001-09-11 Visual Photonics Epitaxy Co., Ltd. Light emitting diode with a metal-coated reflective permanent substrate and the method for manufacturing the same
US6335263B1 (en) * 2000-03-22 2002-01-01 The Regents Of The University Of California Method of forming a low temperature metal bond for use in the transfer of bulk and thin film materials
JP2001284622A (ja) * 2000-03-31 2001-10-12 Canon Inc 半導体部材の製造方法及び太陽電池の製造方法
DE10051465A1 (de) 2000-10-17 2002-05-02 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterbauelements auf GaN-Basis
TWI289944B (en) 2000-05-26 2007-11-11 Osram Opto Semiconductors Gmbh Light-emitting-diode-element with a light-emitting-diode-chip
FR2809867B1 (fr) * 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
JP4024994B2 (ja) * 2000-06-30 2007-12-19 株式会社東芝 半導体発光素子
JP2002075917A (ja) * 2000-08-25 2002-03-15 Canon Inc 試料の分離装置及び分離方法
US6480320B2 (en) * 2001-02-07 2002-11-12 Transparent Optical, Inc. Microelectromechanical mirror and mirror array
FR2823599B1 (fr) * 2001-04-13 2004-12-17 Commissariat Energie Atomique Substrat demomtable a tenue mecanique controlee et procede de realisation
US6390945B1 (en) 2001-04-13 2002-05-21 Ratio Disc Corp. Friction gearing continuously variable transmission
JP4748986B2 (ja) * 2002-11-01 2011-08-17 株式会社半導体エネルギー研究所 半導体装置の作製方法

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