KR20060077134A - 광 특성을 향상시킬 수 있는 이미지센서 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 단결정 실리콘 기판에 포토다이오드를 형성함에 따르는 파장이 짧은 광에 대한 감도의 한계 문제를 극복할 수 있는 이미지센서 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1도전형의 실리콘 기판; 상기 실리콘 기판 표면에 형성된 비정질 실리콘막; 상기 비정질 실리콘막에 형성되며, 가장 짧은 파장의 광에 의한 전자-정공 쌍이 형성되는 제1도전형의 포토다이오드용 제1불순물영역; 상기 비정질 실리콘막 하부의 상기 기판에 형성된 제2도전형의 포토다이오드용 제2불순물영역; 및 상기 비정질 실리콘막과 인접한 상기 실리콘 기판 상에 배치되며, 상기 제1불순물 영역과 상기 제2불순물 영역으로 이루어진 포토다이오드로부터 생성된 광전하를 전송하기 위한 트랜스퍼 게이트를 포함하는 이미지센서를 제공한다.
또한, 본 발명은, 포토다이오드 형성 영역을 비정질화시키기 위해 제1도전형의 단결정 실리콘 기판에 이온주입 공정을 실시하여 소정의 깊이를 갖는 비정질 실리콘막을 형성하는 단계; 이온주입 공정을 실시하여 상기 비정질 실리콘막 하부에 제2도전형의 포토다오드용 제1불순물 영역을 형성하는 단계; 및 이온주입 공정을 실시하여 상기 비정질 실리콘막 표면 하부에 제1도전형의 포토다이오드용 제2불순물 영역을 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다.
포토다이오드, 이미지센서, 비정질 실리콘막, 단결정 실리콘, 양자 효율, SAG, PAI.

Description

광 특성을 향상시킬 수 있는 이미지센서 및 그 제조 방법{IMAGE SENSOR CAPABLE OF INCREASING OPTICAL SENSITIVITY AND METHOD FOR FABRICATION THEREOF}
도 1은 종래기술에 따른 CMOS 이미지센서의 단위화소의 일부를 도시한 단면도.
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 CMOS 이미지센서의 제조 공정을 도시한 단면도
도 3은 본 발명의 제1실시예에 따른 이미지센서의 단위화소의 일부를 도시한 단면도.
도 4a 내지 도 4d는 본 발명의 제2실시예에 따른 CMOS 이미지센서의 제조 공정을 도시한 단면도.
도 5는 본 발명의 제2실시예에 따른 이미지센서의 단위화소의 일부를 도시한 단면도.
도 6은 본 발명의 제3실시예에 따른 CMOS 이미지센서 제조 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
100 : P++기판 101 : P-에피층
102 : 소자분리막 103 : 게이트 절연막
104 : 게이트 전도막 105 : 스페이서
106 : 비정질 실리콘막 107 : n-영역
109 : P0영역
본 발명은 이미지센서에 관한 것으로 특히, 단결정 실리콘 기판의 사용에 따른 단파장 광 감도 감소를 극복할 수 있는 이미지센서 및 그 제조 방법에 관한 것이다.
CMOS(Complementary Metal Oxide Semiconductor) 이미지센서는 현재 모바일 폰(Mobile phone), PC(Personal Computer)용 카메라(Camera) 및 전자기기 등에서 광범위하게 사용되고 있는 디바이스(Device)이다. CMOS 이미지센서는 기존에 이미지센서로 사용되던 CCD(Charge Coupled Device)에 비해 구동방식이 간편하며, 신호 처리 회로(Signal Processing Circuit)를 한 칩에 집적할 수 있어서 SOC(System On Chip)이 가능하므로 모듈의 소형화를 가능하게 한다.
또한, 기존에 셋-업(Set-up)된 CMOS 기술을 호환성 있게 사용할 수 있으므로 제조 단가를 낮출 수 있는 등 많은 장점을 가지고 있다.
도 1은 종래기술에 따른 CMOS 이미지센서의 단위화소의 일부를 도시한 단면도이다.
도 1을 참조하면, 고농도 P형(P++)의 기판(10)과 P형 에피층(11, P-epi)이 적층된 하부 구조(이하, 반도체층이라 함)에 국부적으로 소자분리막(12)이 형성되어 있고, 반도체층 상에 트랜스퍼 게이트(Tx)를 이루는 게이트전극이 전도막(14)/절연막(13)의 적층 및 그 측벽의 스페이서(16)를 포함하는 구조로 형성되어 있다.
게이트전극의 일측에 얼라인된 반도체층 내부에 P형 불순물영역(17, 이하 P0영역이라 함)과 N형 불순물영역(15, 이하 n-영역이라 함)을 구비하는 포토다이오드(PD)가 이온주입 및 열확산 공정을 통해 형성되어 있다.
게이트전극의 타측에 얼라인된 반도체층 내부에 고농도 N형(n+)의 플로팅 확산영역(18, FD)이 형성되어 있다.
게이트전극의 전도막(14)은 폴리실리콘 또는 텅스텐 실리사이드 등이 단독 또는 적층된 구조이며, 스페이서(16)는 질화막, 산화막 또는 산화질화막 등으로 이루어진다.
포토다이오드(PD)에 인가되는 가시광선은 레드(R, Red), 그린(G, Green), 블루(B, Blue)의 파장의 강도에 따라 서로 다른 깊이에서 전자-정공 쌍(Electron-hole pair)을 생성한다. 이 깊이는 각각 파장의 표면 깊이(Skin depth)에 따라 결정되며, 그 깊이가 가장 얕은 파장은 B이며, 가장 깊은 파장은 R이다.
한편, 빛이 조사되어 전자-정공 쌍이 생성되는 포토다이오드는 단결정 실리콘 웨이퍼(Single crystal silicon wafer)이며, 이 실리콘의 에너지 밴드 갭 (Energy band gap)은 약 1.12eV로써, 이는 상대적으로 긴 적외선(Infra-red) 계열의 에너지 영역이다. 따라서, 일반적인 CMOS 이미지센서 소자에 가시광선이 조사되어 전자-정공 쌍이 형성되면, 이는 포토다이오드의 깊은 영역의 R 계열이 되며, 상대적으로 짧은 파장인(즉, 높은 에너지를 갖는) B 계열에 의한 전자-정공 쌍은 적게 형성된다. 결국, 실리콘 기반의 CMOS 이미지센서 소자는 근본적으로 R 계열의 빛에 강한 감도(Sensitivity)를 갖는 반면, B 계열의 빛에 취약한 감도를 갖게 된다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 단결정 실리콘 기판에 포토다이오드를 형성함에 따르는 파장이 짧은 광에 대한 감도의 한계 문제를 극복할 수 있는 이미지센서 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 실리콘 기판; 상기 실리콘 기판 표면에 형성된 비정질 실리콘막; 상기 비정질 실리콘막에 형성되며, 가장 짧은 파장의 광에 의한 전자-정공 쌍이 형성되는 제1도전형의 포토다이오드용 제1불순물영역; 상기 비정질 실리콘막 하부의 상기 기판에 형성된 제2도전형의 포토다이오드용 제2불순물영역; 및 상기 비정질 실리콘막과 인접한 상기 실리콘 기판 상에 배치되며, 상기 제1불순물 영역과 상기 제2불순물 영역으로 이루어진 포토다이오드로부터 생성된 광전하를 전송하기 위한 트랜스퍼 게이트를 포함하는 이미지센서를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 실리콘 기판; 상기 실리콘 기판 표면에 형성된 제2도전형의 비정질 실리콘막; 상기 비정질 실리콘막에 형성되며, 가장 짧은 파장의 광에 의한 전자-정공 쌍이 형성되는 제1도전형의 포토다이오드용 제1불순물영역; 상기 비정질 실리콘막 하부에 형성된 제1도전형의 포토다이오드용 제2불순물영역; 상기 제2불순물 영역 하부의 상기 기판에 형성된 제2도전형의 포토다이오드용 제3불순물영역; 및 상기 비정질 실리콘막과 인접한 상기 실리콘 기판 상에 배치되며, 상기 제1불순물 영역과 상기 비정질 실리콘막과 제2불순물 영역 및 상기 제3불순물 영역으로 이루어진 포토다이오드로부터 생성된 광전하를 전송하기 위한 트랜스퍼 게이트를 포함하는 이미지센서를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 실리콘 기판; 상기 실리콘 기판 내부에 배치된 비정질 실리콘막; 상기 비정질 실리콘막 표면 하부에 형성된 제1도전형의 포토다이오드용 제1불순물 영역; 상기 제1불순물 영역 하부에 형성된 제2도전형의 포토다이오드용 제2불순물 영역; 및 상기 비정질 실리콘막과 인접한 상기 실리콘 기판 상에 배치되며, 상기 제1불순물 영역과 상기 제2불순물 영역으로 이루어진 포토다이오드로부터 생성된 광전하를 전송하기 위한 트랜스퍼 게이트를 포함하는 이미지센서를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 포토다이오드 형성 영역을 비정질화시키기 위해 제1도전형의 단결정 실리콘 기판에 이온주입 공정을 실시하여 소정의 깊이를 갖는 비정질 실리콘막을 형성하는 단계; 이온주입 공정을 실시하여 상기 비정질 실리콘막 하부에 제2도전형의 포토다오드용 제1불순물 영역을 형성하는 단계; 및 이온주입 공정을 실시하여 상기 비정질 실리콘막 표면 하부에 제1도전형의 포토다이오드용 제2불순물 영역을 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 단결정 실리콘 기판 상에 그 상부에 절연성 하드마스크를 갖는 게이트전극을 형성하는 단계; 상기 게이트전극 주변의 상기 단결정 실리콘 기판을 소정의 두께로 제거하는 단계; 상기 제거된 단결정 실리콘 기판 상에 비정질 실리콘막을 형성하는 단계; 이온주입 공정을 실시하여 상기 비정질 실리콘막 하부에 제2도전형의 포토다오드용 제1불순물 영역을 형성하는 단계; 및 이온주입 공정을 실시하여 상기 비정질 실리콘막 표면 하부에 제1도전형의 포토다이오드용 제2불순물 영역을 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다.
본 발명은, 단결정 실리콘 기판에 포토다이오드가 배치됨에 따르는 광 감도 한계의 문제점을 극복하기 위해 포토다이오드에서 짧은 파장의 빛을 받아들이는 부분을 비정질 실리콘막으로 형성한다.
따라서, 비정질 실리콘막으로 인해 에너지 밴드 갭을 높여 B 계열의 짧은 광에 대한 감도를 높일 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
<제1실시예>
도 3은 본 발명의 제1실시예에 따른 이미지센서의 단위화소의 일부를 도시한 단면도이다.
도 3을 참조하면, 고농도 P형(P++)의 기판(100)과 P형 에피층(101, P-epi)이 적층된 하부 구조(이하, 반도체층이라 함)에 국부적으로 소자분리막(102)이 형성되어 있다. 여기서, 반도체층은 단결정 실리콘막이다.
반도체층 상에 트랜스퍼 게이트(Tx)를 이루는 게이트전극이 게이트 절연막(103)과 게이트 전도막(104)의 적층 구조 및 그 측벽의 스페이서(105)를 포함하는 구조로 형성되어 있다.
게이트 전도막(104)은 폴리실리콘 또는 텅스텐 실리사이드 등이 단독 또는 적층된 구조이며, 스페이서(105)는 질화막, 산화막 또는 산화질화막 등으로 이루어진다.
소자분리막(102)과 스페이서(105)를 제외한 전면에 노출되는 영역에 빗금친 영역으로 표시된 비정질 실리콘막(106)이 형성되어 있다.
비정질 실리콘막(106)은 PAI(Pre-Amorphization ion Implantation) 공정을 통해 노출된 실리콘 영역에 모두 형성된다. 이 때, PAI는 약 500Å ∼ 5000Å의 깊이로 형성된다. 비정질 실리콘막(106)은 포스포러스(P) 또는 아세닉(As) 등의 N형 불순물이 같이 인가되어 N형의 전도성을 가질 수 있다.
게이트전극과 소자분리막(102) 사이의 비정질 실리콘막(106) 표면 하부에 P형의 포토다이오드용 불순물 영역(109, 이하 P0영역이라 함)이 형성되어 있으며, 비정질 실리콘막(106) 하부까지 확장된 N형의 포토다이오드용 불순물 영역(107, 이하 n-영역이라 함)이 형성되어 있다.
포토다이오드(PD)는 P0영역(109)과 n-영역(107) 또는 P0영역(109)과 N형의 비정질 실리콘막(106)과 그 하부의 P형 영역(도시하지 않음)과 그 하부의 n-영역(107)으로 이루어진다.
한편, 포토다이오드(PD)와 대향되도록 게이트전극에 인접한 비정질 실리콘막(106)에 고농도 N형(n+)의 플로팅 확산영역(108, FD)이 형성되어 있다.
비정질 실리콘막(106)의 두께는 CMOS 이미지센서 소자의 최상부에 구현되는 마이크로렌즈의 초점 거리, 메탈라인 간 절연막(Inter Metal Dielectric; 이하 IMD 라 함) 및 층간절연막(Inter Layer Dielectric; 이하 ILD라 함) 등의 두께에 따라 결정된다.
비정질 실리콘막(106)의 두께는 B 파장의 표면 깊이인 약 1000Å ∼ 2000Å 근처에서 결정된다. 도면에서 알 수 있듯이, PAI를 통해 완성된 포토다이오드(PD)에 가시광선이 조사되어 rgb 각각 빛의 파장별로 포토다이오드(PD) 내에 침투하는 것을 확인할 수 있다. 가장 깊은 영역까지 침투하는 R는 r의 경로를 거치며, 중간 인 G는 g의 경로의 거치며, PAI를 이용한 비정질 실리콘막(106)에 조사된 파장은 B이며 b의 경로를 거친다. 비정질 실리콘막(106)에 조사된 B 파장에 의해 형성된 전자-정공 쌍은 그 옆의 트랜스퍼 트랜지스터를 통해 플로팅 확산영역(108, FD)으로 이동하게 된다.
여기서, R과 G 파장에 의해 생성된 전자-정공 쌍과 본 발명의 비정질 실리콘막(106) 내에서 생성된 전자-정공 쌍은 각각 다른 실리콘 에너지 밴드 갭에 의해 그 생성률(Genaration rate)이 다르다. 즉, 비정질 실리콘막(106) 내에서의 양자 효율(Quantum efficiency)이 기존의 단결정 실리콘막에서의 그것보다 크다.
이하에서는 상기한 제1실시예에 따른 CMOS 이미지센서의 제조 공정을 살펴본다.
도 2a 내지 도 2d는 본 발명의 제1실시예에 따른 CMOS 이미지센서의 제조 공정을 도시한 단면도이다.
도 2a에 도시된 바와 같이 고농도 P형(P++)의 기판(100)과 P형의 에피층(P-epi, 101)이 적층된 구조를 갖는 P형의 반도체층에 STI(Shallow Trench Isolation) 구조의 소자분리막(102)을 형성한다.
도 2b에 도시된 바와 같이, 게이트 절연막(103)과 게이트 전도막(104)을 차례로 증착한 다음, 마스크 패턴을 이용한 선택적 식각 공정을 실시하여 게이트 전도막(104)과 게이트 절연막(103)이 적층된 게이트 전극 즉, 트랜스퍼 게이트(Tx)를 형성한다.
게이트 절연막(103)은 산화막 계열을 절연막을 포함하며, 게이트 전도막 (104)은 폴리실리콘막과 텅스텐막, 텅스텐 실리사이드 등이 단독 또는 적층된 구조를 포함한다.
한편, 본 실시예에서는 게이트 전도막(104)를 폴리실리콘막으로 사용한 것을 그 예로 한다.
전면에 스페이서용 절연막을 증착한 다음, 전면식각을 통해 게이트전극의 측벽에 스페이서(105)를 형성한다.
도 2c에 도시된 바와 같이, PAI 공정을 실시하여 전면에 노출된 구조 중에 실리콘을 포함하는 부분에 비정질 실리콘막(106)을 형성한다.
비정질 실리콘막(106)은 소자분리막(102)나 스페이서(105)와 같은 절연성 막을 제외한 실리콘으로 이루어진 반도체층과 게이트 전도막(104)에 형성된다.
한편, PAI 공정 전에 전세정(Pre-cleaning) 공정을 실시하는 바, 습식 방식을 이용하며, HF 또는 BOE(Buffered Oxide Etchant) 등을 사용한다.
비정질 실리콘막(106) 형성을 이한 이온주입시 Ar 또는 N2 등을 사용한다. 한편, 이 때, P 또는 As와 같은 N형 불순물을 첨가할 수도 있다.
이온주입 에너지는 비정질 실리콘막(106)이 500Å ∼ 5000Å의 깊이로 형성되도록 5KeV ∼ 50KeV를 사용하며, 이온의 도즈는 1E13 atoms/㎠ ∼ 5E15 atoms/㎠를 사용한다. 이온주입시 기판과 수직인 방향으로부터 0° ∼ 45° 정도 틸트되도록 하며, 1회 ∼ 4회 정도의 로테이션(Rotation)을 반복하여 실시한다.
이온주입 후 주입된 이온을 확산시키기 위한 열처리 공정을 실시한다. 이 때 , 퍼니스(Furnace)를 이용할 경우에는 600℃ ∼ 800℃의 온도에서 3시간 ∼ 7시간 동안 실시하며, 급속 열처리(Rapid Thermal Process)를 이용할 경우에는 800℃ ∼ 900℃의 온도에서 10초 ∼ 1분 동안 실시한다.
도 2d에 도시된 바와 같이, 게이트전극과 소자분리막(102) 사이의 비정질 실리콘막(106) 하부에 깊은 N형 불순물 이온주입 공정을 실시하여 n-영역(107)을 형성한다.
이어서, PMOS 및 NMOS의 소스/드레인 형성을 위한 이온주입 공정을 실시하며, 이 때 N형 불순물 이온주입을 실시하여 게이트전극 타측의 비정질 실리콘막(106)에 플로팅 확산영역(108, FD)을 형성한다.
이어서, 비정질 실리콘막(106) 표면 하부에 P형 불순물 이온주입 공정을 실시하여 P0영역(109)을 형성한다. 따라서, 포토다이오드(PD)는 비정질 실리콘막(106)에 형성되는 P0영역(109)과 그 하부로부터 확장된 n-영역(107)으로 이루어진다.
한편, 비정질 실리콘막(106)에 N형 불순물을 추가로 주입하고, P0 이온주입 공정을 비정질 실리콘막(106) 하부에 추가로 실시함으로써 비정질 실리콘막(106)에서의 P/N 구조와 그 하부의 P/N/P 구조에 의해 포토다이오드(PD)가 P/N/P/N/P 구조를 갖도록 할 수 있다.
상기한 바와 같이 이루어지는 본 발명의 제1실시예에서는 B 파장의 표면 깊이에 해당하는 포토다이오드 지역의 표면 근처에 B 파장에 의한 전자-정공 쌍이 잘 형성될 수 있도록 단결정 실리콘(1.12eV) 보다 에너지 밴드 갭이 큰 비정질 실리콘 막(1.7eV)을 PAI 방법에 의해 포토다이오드 영역에 형성함으로써, 비정질 실리콘막이 형성된 포토다이오드에서의 표면 깊이가 얇은 B 영역의 파장은 1.7eV의 비정질 실리콘막에 투과되어 B 파장에 의한 전자-정공 쌍을 기존의 1.12eV의 단결정 실리콘막에 비해 더욱 많이 생성하고, 깊은 표면 깊이를 갖는 G, R 파장은 종래의 포토다이오드에서와 마찬가지로 단결정 실리콘 영역에서 전자-정공 쌍을 형성시켜 균형있는 광전류 생성(Photo current generation)을 하게 되어 결국, 포토다이오드의 양자 효과를 높이는 효과를 얻는다.
<제2실시예>
도 5는 본 발명의 제2실시예에 따른 이미지센서의 단위화소의 일부를 도시한 단면도이다.
도 5를 참조하면, 고농도 P형(P++)의 기판(300)과 P형 에피층(301, P-epi)이 적층된 하부 구조(이하, 반도체층이라 함)에 국부적으로 소자분리막(302)이 형성되어 있다. 여기서, 반도체층은 단결정 실리콘막이다.
반도체층 상에 트랜스퍼 게이트(Tx)를 이루는 게이트전극이 게이트 절연막(303)과 게이트 전도막(304) 및 절연성 하드마스크(305)의 적층 구조 및 그 측벽의 스페이서(306)를 포함하는 구조로 형성되어 있다.
게이트 전도막(304)은 폴리실리콘 또는 텅스텐 실리사이드 등이 단독 또는 적층된 구조이며, 스페이서(306)는 질화막, 산화막 또는 산화질화막 등으로 이루어진다.
소자분리막(302)과 스페이서(306) 및 절연성 하드마스크(305)를 제외한 전면에 노출되는 영역에 비정질 실리콘막(308)이 형성되어 있다.
비정질 실리콘막(308)은 SAG(Selective Amorphous Growth) 공정을 통해 반도체층이 식각되어 노출된 실리콘 영역에 모두 형성된다. 이 때, SAG는 약 500Å ∼ 5000Å의 두께로 형성된다. 비정질 실리콘막(308)은 포스포러스(P) 또는 아세닉(As) 등의 N형 불순물이 같이 인가되어 N형의 전도성을 가질 수 있다.
게이트전극과 소자분리막(302) 사이의 비정질 실리콘막(308) 표면 하부에 P형의 포토다이오드용 불순물 영역(311, 이하 P0영역이라 함)이 형성되어 있으며, 비정질 실리콘막(308) 하부까지 확장된 N형의 포토다이오드용 불순물 영역(309, 이하 n-영역이라 함)이 형성되어 있다.
포토다이오드(PD)는 P0영역(311)과 n-영역(309)으로 이루어진다.
한편, 포토다이오드(PD)와 대향되도록 게이트전극에 인접한 비정질 실리콘막(308)에 고농도 N형(n+)의 플로팅 확산영역(311, FD)이 형성되어 있다.
비정질 실리콘막(308)의 두께는 CMOS 이미지센서 소자의 최상부에 구현되는 마이크로렌즈의 초점 거리, IMD 및 ILD 등의 두께에 따라 결정된다.
비정질 실리콘막(308)의 두께는 B 파장의 표면 깊이인 약 1000Å ∼ 2000Å 근처에서 결정된다. 도면에서 알 수 있듯이, SAG를 통해 완성된 포토다이오드(PD)에 가시광선이 조사되어 rgb 각각 빛의 파장별로 포토다이오드(PD) 내에 침투하는 것을 확인할 수 있다. 가장 깊은 영역까지 침투하는 R는 r의 경로를 거치며, 중간인 G는 g의 경로의 거치며, PAI를 이용한 비정질 실리콘막(308)에 조사된 파장은 B 이며 b의 경로를 거친다. 비정질 실리콘막(308)에 조사된 B 파장에 의해 형성된 전자-정공 쌍은 그 옆의 트랜스퍼 트랜지스터를 통해 플로팅 확산영역(311, FD)으로 이동하게 된다.
여기서, R과 G 파장에 의해 생성된 전자-정공 쌍과 본 발명의 비정질 실리콘막(308) 내에서 생성된 전자-정공 쌍은 각각 다른 실리콘 에너지 밴드 갭에 의해 그 생성률이 다르다. 즉, 비정질 실리콘막(311) 내에서의 양자 효율이 기존의 단결정 실리콘막에서의 그것보다 크다.
<제3실시예>
도 6은 본 발명의 제3실시예에 따른 CMOS 이미지센서 제조 공정을 도시한 단면도이다.
한편, 제3실시예애서 상기 제2실시예와 동일한 구성 요소에 대해서는 그 구체적인 설명을 생략하며, 동일한 도면 부호를 사용한다.
제3실시예의 경우 제2실시예와는 달리 비정질 실리콘막(308)에 P 또는 As 등의 N형 불순물이 주입되어 N형의 전도성을 갖는다. 아울러, 포토다이오드(PD) 영역에서 비정질 실리콘막(308) 하부에 P0 불순물 이온주입이 추가로 실시되어 포토다이오드(PD)가 P0영역(312)과 N형의 비정질 실리콘막(308)과 그 하부의 P형 영역(310)과 그 하부의 n-영역(309) 및 P형 에피층(301)의 P/N/P/N/P로 이루어진다.
이하에서는 상기한 제2 및 제3실시예에 따른 CMOS 이미지센서의 제조 공정을 살펴본다.
도 4a 내지 도 4d는 본 발명의 제2실시예에 따른 CMOS 이미지센서의 제조 공정을 도시한 단면도이다.
도 4a에 도시된 바와 같이 고농도 P형(P++)의 기판(300)과 P형의 에피층(P-epi, 301)이 적층된 구조를 갖는 P형의 반도체층에 STI 구조의 소자분리막(302)을 형성한다.
도 4b에 도시된 바와 같이, 게이트 절연막(303)과 게이트 전도막(304) 및 절연성 하드마스크(305)를 차례로 증착한 다음, 마스크 패턴을 이용한 선택적 식각 공정을 실시하여 절연성 하드마스크(305)와 게이트 전도막(304) 및 게이트 절연막(303)이 적층된 게이트 전극 즉, 트랜스퍼 게이트(Tx)를 형성한다.
게이트 절연막(303)은 산화막 계열을 절연막을 포함하며, 게이트 전도막(304)은 폴리실리콘막과 텅스텐막, 텅스텐 실리사이드 등이 단독 또는 적층된 구조를 포함한다.
전면에 스페이서용 절연막을 증착한 다음, 전면식각을 통해 게이트전극의 측벽에 스페이서(306)를 형성한다.
게이트 전도막(304)으로 폴리실리콘 등의 실리콘을 포함하는 막을 사용하는 경우 후속 SAG 성장시 게이트 전도막(304)으로부터 비정질 실리콘막이 성장할 수 있으므로, 그 상부는 절연성 하드마스크(305)에 의해 커버되도록 한다.
절연성 하드마스크(305)로는 LP-TEOS막(Low Pressure Chemical Vapor Deposition 방식으로 TEOS를 소스로하여 형성된 산화막), PE-TEOS막(Plsama Enhanced Chemical Vapor Deposition 방식으로 TEOS를 소스로하여 형성된 산화막) 또는 O3-USG막(O3를 소스로하여 형성된 Un-doped Silicate Glass막) 등을 사용하며, 300Å ∼ 1000Å의 두께를 갖도록 한다.
한편, 본 발명은 상기한 스페이서(305) 형성을 위한 건식 식각 공정시 식각 공정을 과도하게 실시하여 포토다이오드 영역 및 폴로팅 확산영역 등 실리콘이 노출된 부분이 도면부호 '307'과 같이 식각되도록 한다.
이 때, 식각되는 양은 포토다이오드 형성 영역을 기준으로 300Å ∼ 2000Å이 되도록 한다.
이어서, 식각 잔류물을 제거하기 위해 HF 또는 BOE를 이용한 세정 공정을 실시한다.
도 4c에 도시된 바와 같이, SAG 공저을 실시하여 반도체층이 식각된 부분(307)으로부터 비정질 실리콘막(308)을 성장시킨다.
비정질 실리콘막(308)은 소자분리막(302)나 스페이서(306) 및 절연성 하드마스크(305)와 같은 절연성 막을 제외한 실리콘으로 이루어진 반도체층에 형성된다.
SAG 공정은 500℃ ∼ 800℃의 온도 및 1E3Torr ∼ 1E8Torr의 압력 하에서 실시하며, 소스 가스로는 SiH4, Si2H6 또는 DCS 등을 사용한다. 소스 가스의 플로우 레이트(Flow rate)는 10SCCM ∼ 500SCCM으로 하며, 500Å ∼ 5000Å의 두께를 갖도록 한다.
캐리어 가스로는 Ar, N2 또는 H2를 사용한다.
이 때, 도 6에 도시된 제3실시예와 같은 구조 형성을 위해서는 P 또는 As와 같은 N형 불순물을 첨가할 수도 있다. 이온의 도즈는 1E12 atoms/㎠ ∼ 5E15 atoms/㎠를 사용한다.
불순물의 첨가는 비정질 실리콘막(308)의 형성과 동시에 인-시튜(In-situ)로 실시하거나, 비정질 실리콘막(308) 형성 후 이온주입을 통해 형성할 수도 있다.
도 4d에 도시된 바와 같이, 게이트전극과 소자분리막(302) 사이의 비정질 실리콘막(308) 하부에 깊은 N형 불순물 이온주입 공정을 실시하여 n-영역(309)을 형성한다.
이어서, PMOS 및 NMOS의 소스/드레인 형성을 위한 이온주입 공정을 실시하며, 이 때 N형 불순물 이온주입을 실시하여 게이트전극 타측의 비정질 실리콘막(308)에 플로팅 확산영역(310, FD)을 형성한다.
이어서, 비정질 실리콘막(308) 표면 하부에 P형 불순물 이온주입 공정을 실시하여 P0영역(311)을 형성한다. 따라서, 포토다이오드(PD)는 비정질 실리콘막(308)에 형성되는 P0영역(311)과 그 하부로부터 확장된 n-영역(309)으로 이루어진다.
한편, 비정질 실리콘막(308)에 N형 불순물을 추가로 주입하고, P0 이온주입 공정을 비정질 실리콘막(308) 하부에 추가로 실시함으로써 비정질 실리콘막(308)에서의 P/N 구조와 그 하부의 P/N/P 구조에 의해 도 6에 도시된 바와 같이 포토다이오드(PD)가 P/N/P/N/P 구조를 갖도록 할 수 있다.
상기한 바와 같이 이루어지는 본 발명의 제2 및 제3실시예에서는 B 파장의 표면 깊이에 해당하는 포토다이오드 지역의 표면 근처에 B 파장에 의한 전자-정공 쌍이 잘 형성될 수 있도록 단결정 실리콘(1.12eV) 보다 에너지 밴드 갭이 큰 비정질 실리콘막(1.7eV)을 SAG 방법에 의해 포토다이오드 영역에 형성함으로써, 비정질 실리콘막이 형성된 포토다이오드에서의 표면 깊이가 얇은 B 영역의 파장은 1.7eV의 비정질 실리콘막에 투과되어 B 파장에 의한 전자-정공 쌍을 기존의 1.12eV의 단결정 실리콘막에 비해 더욱 많이 생성하고, 깊은 표면 깊이를 갖는 G, R 파장은 종래의 포토다이오드에서와 마찬가지로 단결정 실리콘 영역에서 전자-정공 쌍을 형성시켜 균형있는 광전류 생성을 하게 되어 결국, 포토다이오드의 양자 효과를 높이는 효과를 얻는다.
전술한 바와 같이 이루어지는 본 발명은, 포토다이오드가 형성되는 반도체층 표면에 비정질 실리콘막을 형성하여 B와 같이 파장이 짧은 파장에 대한 광특성을 확보할 수 있도록 함으로써, 단결정 실리콘 기판의 광 특성 한계로 인한 단파장 광의 특성 감소 문제를 극복할 수 있음을 실시예를 통해 알아보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기한 본 발명의 실시예에서는 RGB 포맷의 광을 그예로 하였으나, 이외에도 YMgCy 등의 보색 계열의 포맷에도 적용이 가능하다.
상술한 본 발명은, 이미지센서의 광 특성을 향상시킬 수 있어, 이미지센서의 성능을 크게 향상시키는 효과가 있다.

Claims (23)

  1. 제1도전형의 실리콘 기판;
    상기 실리콘 기판 표면에 형성된 비정질 실리콘막;
    상기 비정질 실리콘막에 형성되며, 가장 짧은 파장의 광에 의한 전자-정공 쌍이 형성되는 제1도전형의 포토다이오드용 제1불순물영역;
    상기 비정질 실리콘막 하부의 상기 기판에 형성된 제2도전형의 포토다이오드용 제2불순물영역; 및
    상기 비정질 실리콘막과 인접한 상기 실리콘 기판 상에 배치되며, 상기 제1불순물 영역과 상기 제2불순물 영역으로 이루어진 포토다이오드로부터 생성된 광전하를 전송하기 위한 트랜스퍼 게이트
    를 포함하는 이미지센서.
  2. 제1도전형의 실리콘 기판;
    상기 실리콘 기판 표면에 형성된 제2도전형의 비정질 실리콘막;
    상기 비정질 실리콘막에 형성되며, 가장 짧은 파장의 광에 의한 전자-정공 쌍이 형성되는 제1도전형의 포토다이오드용 제1불순물영역;
    상기 비정질 실리콘막 하부에 형성된 제1도전형의 포토다이오드용 제2불순물영역;
    상기 제2불순물 영역 하부의 상기 기판에 형성된 제2도전형의 포토다이오드용 제3불순물영역; 및
    상기 비정질 실리콘막과 인접한 상기 실리콘 기판 상에 배치되며, 상기 제1불순물 영역과 상기 비정질 실리콘막과 제2불순물 영역 및 상기 제3불순물 영역으로 이루어진 포토다이오드로부터 생성된 광전하를 전송하기 위한 트랜스퍼 게이트
    를 포함하는 이미지센서.
  3. 제1도전형의 실리콘 기판;
    상기 실리콘 기판 내부에 배치된 비정질 실리콘막;
    상기 비정질 실리콘막 표면 하부에 형성된 제1도전형의 포토다이오드용 제1불순물 영역;
    상기 제1불순물 영역 하부에 형성된 제2도전형의 포토다이오드용 제2불순물 영역; 및
    상기 비정질 실리콘막과 인접한 상기 실리콘 기판 상에 배치되며, 상기 제1불순물 영역과 상기 제2불순물 영역으로 이루어진 포토다이오드로부터 생성된 광전하를 전송하기 위한 트랜스퍼 게이트
    를 포함하는 이미지센서.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 비정질 실리콘막은 500Å 내지 5000Å의 두께인 것을 특징으로 하는 이미지센서.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 실리콘 기판은 고농도의 제1도전형의 실리콘층과 상기 실리콘층 상의 제1도전형의 에피층으로 이루어진 것을 특징으로 하는 이미지센서.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 포토다이오드와 대향되며 트랜스퍼 게이트에 인접하도록 상기 기판에 제공되며, 상기 트랜스퍼 게이트로부터 상기 광전하를 전송받는 플로팅 확산영역을 더 포함하는 것을 특징으로 하는 이미지센서.
  7. 포토다이오드 형성 영역을 비정질화시키기 위해 제1도전형의 단결정 실리콘 기판에 이온주입 공정을 실시하여 소정의 깊이를 갖는 비정질 실리콘막을 형성하는 단계;
    이온주입 공정을 실시하여 상기 비정질 실리콘막 하부에 제2도전형의 포토다 오드용 제1불순물 영역을 형성하는 단계; 및
    이온주입 공정을 실시하여 상기 비정질 실리콘막 표면 하부에 제1도전형의 포토다이오드용 제2불순물 영역을 형성하는 단계
    를 포함하는 이미지센서 제조 방법.
  8. 제 7 항에 있어서,
    상기 비정질 실리콘막을 500Å 내지 5000Å의 두께로 형성하는 것을 특징으로 하는 이미지센서 제조 방법.
  9. 제 7 항에 있어서,
    상기 비정질 실리콘막을 형성하는 단계는,
    이온주입 공정을 실시하여 상기 단결정 기판에 불순물을 주입하는 단계와, 상기 주입된 불순물을 확산시키기 위해 열처리하는 단계를 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
  10. 제 9 항에 있어서,
    상기 불순물을 주입하는 단계에서, Ar 또는 N2 의 불순물을 사용하는 것을 특징으로 하는 이미지센서 제조 방법.
  11. 제 10 항에 있어서,
    상기 불순물을 주입하는 단계에서, 5KeV 내지 50KeV의 이온주입 에너지를 사용하며, 이온의 도즈는 1E13 atoms/㎠ 내지 5E15 atoms/㎠를 사용하는 것을 특징으로 하는 이미지센서 제조 방법.
  12. 제 11 항에 있어서,
    상기 불순물을 주입하는 단계에서, 상기 기판과 수직인 방향으로부터 0° 내지 45° 정도 틸트되도록 하며, 1회 내지 4회 정도의 로테이션을 반복하여 실시하는 것을 특징으로 하는 이미지센서 제조 방법.
  13. 제 9 항에 있어서,
    상기 열처리하는 단계는,
    퍼니스를 이용하여 600℃ 내지 800℃의 온도에서 3시간 내지 7시간 동안 실 시하거나, 800℃ 내지 900℃의 온도에서 10초 내지 1분 동안 급속 열처리하는 것을 특징으로 하는 이미지센서 제조 방법.
  14. 제 7 항에 있어서,
    상기 비정질 실리콘막을 형성하는 단계에서, 제1도전형의 불순물을 동시에 주입하는 것을 특징으로 하는 이미지센서 제조 방법.
  15. 제 14 항에 있어서,
    상기 제1불순물 영역을 형성하는 단계 후,
    이온주입 공정을 실시하여 상기 비정질 실리콘막과 상기 제1불순물 영역 사이에 제1도전형의 포토다오드용 제3불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
  16. 제1도전형의 단결정 실리콘 기판 상에 그 상부에 절연성 하드마스크를 갖는 게이트전극을 형성하는 단계;
    상기 게이트전극 주변의 상기 단결정 실리콘 기판을 소정의 두께로 제거하는 단계;
    상기 제거된 단결정 실리콘 기판 상에 비정질 실리콘막을 형성하는 단계;
    이온주입 공정을 실시하여 상기 비정질 실리콘막 하부에 제2도전형의 포토다오드용 제1불순물 영역을 형성하는 단계; 및
    이온주입 공정을 실시하여 상기 비정질 실리콘막 표면 하부에 제1도전형의 포토다이오드용 제2불순물 영역을 형성하는 단계
    를 포함하는 이미지센서 제조 방법.
  17. 제 16 항에 있어서,
    상기 비정질 실리콘막을 500Å 내지 5000Å의 두께로 형성하는 것을 특징으로 하는 이미지센서 제조 방법.
  18. 제 16 항에 있어서,
    상기 단결정 실리콘 기판을 제거하는 단계에서, 300Å 내지 2000Å 두께로 제거하는 것을 특징으로 하는 이미지센서 제조 방법.
  19. 제 16 항 또는 제 18 항에 있어서,
    상기 단결정 실리콘 기판을 제거하는 단계 전에, 상기 게이트전극을 포함하 는 전면에 스페이서용 절연막을 형성하는 단계를 더 포함하며,
    전면식각을 실시하여 상기 게이트전극 측벽에 스페이서를 형성하는 단계에서 과도 식각을 실시하여 상기 단결정 실리콘 기판을 제거하는 것을 특징으로 하는 이미지센서 제조 방법.
  20. 제 19 항에 있어서,
    상기 비정질 실리콘막을 형성하는 단계는,
    500℃ 내지 800℃의 온도 및 1E3Torr 내지 1E8Torr의 압력 하에서 실시하는 것을 것을 특징으로 하는 이미지센서 제조 방법.
  21. 제 20 항에 있어서,
    상기 비정질 실리콘막을 형성하는 단계에서,
    10SCCM 내지 500SCCM의 SiH4, Si2H6 또는 DCS 중 어느 하나를 소스 가스로 사용하는 것을 특징으로 하는 이미지센서 제조 방법.
  22. 제 16 항에 있어서,
    상기 비정질 실리콘막을 형성하는 단계에서, 제1도전형의 불순물을 동시에 주입하는 것을 특징으로 하는 이미지센서 제조 방법.
  23. 제 22 항에 있어서,
    상기 제1불순물 영역을 형성하는 단계 후,
    이온주입 공정을 실시하여 상기 비정질 실리콘막과 상기 제1불순물 영역 사이에 제1도전형의 포토다오드용 제3불순물 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
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