KR20070034883A - 씨모스 이미지 센서 및 그 제조방법 - Google Patents
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Abstract
본 발명은 파장이 긴 레드 광자의 손해를 보상하여 광 효율을 개선시킬 수 있는 씨모스 이미지 센서 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 층간절연막과, 상기 층간절연막 내의 일부 영역에 형성된 트랜지스터용 게이트 전극과, 상기 층간절연막 상의 전면에 형성된 제1 실리콘 에피층과, 상기 제1 실리콘 에피층 상에 형성된 실리콘 게르마늄층과, 상기 실리콘 게르마늄층 상에 형성된 제2 실리콘 에피층과, 상기 제1 실리콘 에피층으로부터 상기 제2 실리콘 에피층을 관통하여 형성된 소자분리막과, 상기 소자분리막과 상기 트랜지스터용 게이트 전극 간 영역과 대응되는 영역의 상기 실리콘 게르마늄층 내에 형성된 포토다이오드용 이온주입층과, 상기 제2 실리콘 에피층 상에 형성된 칼라필터 어레이를 포함하는 씨모스 이미지 센서를 제공한다.
씨모스 이미지 센서, 광효율, 포토다이오드, 백사이드 일루미네이션, SiGe.
Description
도 1은 종래기술에 따른 CMOS 이미지 센서의 단위화소 일부를 도시한 단면도.
도 2a 및 도 2b는 종래의 백사이드 일루미네이션 기술을 이용한 CMOS 이미지 센서 제조방법을 도시한 공정단면도.
도 3은 본 발명의 바람직한 실시예에 따른 CMOS 이미지 센서의 단위화소 일부를 도시한 단면도.
도 4a 내지 도 4f는 도 3에 도시된 본 발명의 바람직한 실시예에 따른 CMOS 이미지 센서 제조방법을 도시한 공정단면도.
- 도면의 주요부분에 대한 부호의 설명 -
10, 20, 110 : 기판
111, 112, 114 : 실리콘 게르마늄층
14, 22, 25, 113, 115 : 실리콘 에피층
11, 23, 116 : 소자분리막
12, 24, 117 : 트랜지스터용 게이트 전극
13, 26, 118 : 포토다이오드
15, 27, 119 : 층간절연막
120 : 글래스
122 : 습식 딥아웃 공정
123 : 칼라 필터 어레이
본 발명은 이미지 센서에 관한 것으로 특히, 백사이드 일루미네이션(Backside illumination) 기술을 이용하는 씨모스(Complementary Metal Oxide Semiconductor) 이미지 센서 및 그 제조방법에 관한 것이다.
씨모스(Complementary Metal Oxide Semiconductor; 이하, CMOS라 함) 이미지 센서는 현재 모바일 폰(Mobile phone), PC(Personal Computer)용 카메라(Camera) 및 전자기기 등에서 광범위하게 사용되고 있는 디바이스(Device)이다. CMOS 이미지 센서는 기존에 이미지 센서로 사용되던 CCD(Charge Coupled Device)에 비해 구동방식이 간편하며, 신호 처리 회로(Signal Processing Circuit)를 한 칩에 집적할 수 있어서 SOC(System On Chip)이 가능하므로 모듈의 소형화를 가능하게 한다.
도 1은 종래기술에 따른 CMOS 이미지 센서의 단위화소(unit pixel) 일부를 도시한 단면도이다.
도 1을 참조하면, 종래기술에 따른 CMOS 이미지 센서는 고농도의 P형(P+) 기판(10)과 저농도의 P형 에피층(14, P- epi)이 적층된 하부 구조에 국부적으로 형성된 소자분리막(11)과, 소자분리막(11)과 이웃하여 에피층(14)의 하부에 형성된 포토다이오드(13)와, 에피층(14) 상의 일부 영역에 형성된 트랜스퍼 게이트 전극(20)과, 트랜스터 게이트 전극(20)을 덮도록 증착된 금속배선 형성용 층간절연막(15)을 포함한다.
이때, 'A'와 같이 외부로부터 입사된 빛은 층간절연막(15)을 지나 포토다이오드(13)에 모여야 한다. 그러나, 반도체 소자의 집적화에 따라 점점 더 작아지는 픽셀 사이즈(Pixel size)에 대응하여 포토다이오드(13)에 도달하는 빛의 양을 증가시키기 위해서는 층간절연막(15)의 두께를 감소시켜야 하는데, 이러한 층간절연막(15)의 두께 감소에는 한계가 있다.
이에 따라, 최근에는 층간절연막의 두께를 감소시키는 대신에 기판의 배면을 갈아내어 빛을 기판의 배면에서 비추는 백사이드 일루미네이션(Bcakside illumination) 기술이 제안되었다.
도 2a 및 도 2b는 상기한 백사이드 일루미네이션 기술을 이용한 CMOS 이미지 센서 제조방법을 도시한 공정단면도이다.
먼저, 도 2a에 도시된 바와 같이, SOI(Silicon On Insulator) 웨이퍼, 즉 실리콘 기판(20)/절연막(21)/실리콘막(22)의 적층구조 상에 저농도의 P형 에피층(25) 이 증착된 하부구조에 국부적으로 소자분리막(23)을 형성한다.
이어서, 에피층(25) 상의 일부 영역에 트랜스퍼 트랜지스터용 게이트 전극(24; 이하, 트랜스퍼 게이트 전극이라 함)을 형성한 후, 소자분리막(23)과 트랜스퍼 게이트 전극(24) 간의 에피층(25) 하부에 N형 포토다이오드(26)를 형성한다. 그런 다음, 트랜스퍼 게이트 전극(24)을 덮도록 에피층(25) 상에 금속배선 형성용 층간절연막(27)을 증착한다.
이어서, SOI 웨이퍼, 바람직하게는 실리콘 기판(20)의 배면이 상부로 향하도록 층간절연막(27)이 형성된 전체 구조물을 뒤집는다.
이어서, 도 2b에 도시된 바와 같이, 습식식각과 CMP(Chemical Mechanical Polishing) 공정을 이용하여 실리콘 기판(20)을 제거한다.
그러나, 이처럼 백사이드 일루미네이션 기술을 이용하는 경우에는 그린(Green) 및 블루(Blue)보다 상대적으로 파장이 긴 레드(red)의 광량 손실이 발생한다. 보통, 빛은 그 파장에 따라 투과 깊이를 달리하는데 특히, 레드의 경우에는 10㎛ 이상의 투과 깊이를 갖는다. 따라서, 기판의 두께를 10㎛로 유지하는 경우에는 레드 광자의 초점이 포토다이오드를 벗어나 모이게 되므로 그만큼 씨모스 이미지 센서의 광 효율이 저하되는 것이다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 파장이 긴 레드 광자의 손해를 보상하여 광 효율을 개선시킬 수 있는 씨모스 이미지 센서 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일측면에 따른 본 발명은, 층간절연막과, 상기 층간절연막 내의 일부 영역에 형성된 트랜지스터용 게이트 전극과, 상기 층간절연막 상의 전면에 형성된 제1 실리콘 에피층과, 상기 제1 실리콘 에피층 상에 형성된 실리콘 게르마늄층과, 상기 실리콘 게르마늄층 상에 형성된 제2 실리콘 에피층과, 상기 제1 실리콘 에피층으로부터 상기 제2 실리콘 에피층을 관통하여 형성된 소자분리막과, 상기 소자분리막과 상기 트랜지스터용 게이트 전극 간 영역과 대응되는 영역의 상기 실리콘 게르마늄층 내에 형성된 포토다이오드용 이온주입층과, 상기 제2 실리콘 에피층 상에 형성된 칼라필터 어레이를 포함하는 씨모스 이미지 센서를 제공한다.
또한, 상기 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 버퍼층이 형성된 기판 상에 제1 실리콘 에피층을 증착하는 단계와, 상기 제1 실리콘 에피층 상에 제1 실리콘 게르마늄층 및 제2 실리콘 에피층을 순차적으로 증착하는 단계와, 상기 제2 실리콘 에피층으로부터 상기 제1 실리콘 에피층을 관통하여 상기 버퍼층 상의 일부 영역에 소자분리막을 형성하는 단계와, 상기 제2 실리콘 에피층 상의 일부 영역에 트랜지스터용 게이트 전극을 형성하는 단계와, 상기 트랜지스터용 게이트 전극 및 상기 소자분리막 간 영역과 대응되는 영역의 상기 제1 실리콘 게르마늄층 내에 포토다이오드용 이온주입층을 형성하는 단계와, 상기 트랜지스터용 게이트 전극을 덮도록 상기 제2 실리콘 에피층 상에 층간절연막을 증착하는 단계와, 상기 기판의 배면이 상부로 향하도록 상기 층간절연막이 증착된 전체 구조물을 뒤집는 단계와, 상기 제2 실리콘 에피층이 노출되도록 상기 제1 실리콘 게르마늄층을 제거하는 단계와, 노출된 상기 제2 실리콘 에피층 상에 칼라필터 어레이를 형성하는 단계를 포함하는 씨모스 이미지 센서 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3은 본 발명의 바람직한 실시예에 따른 CMOS 이미지 센서의 단위 화소 일부를 도시한 단면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 CMOS 이미지 센서는 층간절연막(119)과, 층간절연막(119) 내의 일부 영역에 형성된 트랜지스터용 게이트 전극, 예컨대 트랜스퍼 트랜지스터용 게이트 전극(117; 이하, 트랜스퍼 게이트 전극이라 함 )과, 층간절연막(119) 상의 전면에 형성된 실리콘 에피층(115; 이하, 제1 실리콘 에피층이라 함)과, 제1 실리콘 에피층(115) 상에 형성된 실리콘 게르마늄층(114)과, 실리콘 게르마늄층(114) 상에 형성된 실리콘 에피층(113; 이하, 제2 실리콘 에피층이라 함)과, 제1 실리콘 에피층(115)으로부터 제2 실리콘 에피층(113)을 관통하여 형성된 소자분리막(116)과, 소자분리막(116)과 트랜스퍼 게이트 전극(117) 간 영역과 대응되는 영역의 실리콘 게르마늄층(114) 내에 형성된 포토다이오드용 이온주입층(118)과, 제2 실리콘 에피층(113) 상에 형성된 칼라필터 어레이(123)를 포함한다.
이때, 상부 표면이 노출된 소자분리막(116)은 백사이드 일루미네이션의 얼라인(align) 키(Key)가 된다. 여기서, 백사이드 일루미네이션이란 빛을 기판의 배면에서 비추는 기술을 말한다.
제1 및 제2 실리콘 에피층(115, 113)과 실리콘 게르마늄층(114)은 포토다이오드용 이온주입층(118)과 서로 다른 타입의 불순물로 도핑된다. 예컨대, 포토다이오드용 이온주입층(118)은 저농도의 N형(N-) 불순물로 도핑되고, 제1 및 제2 실리콘 에피층(115, 113)과 실리콘 게르마늄층(114)은 P형 불순물로 도핑된다. 바람직하게는, 실리콘 게르마늄층(114)은 제1 및 제2 실리콘 에피층(115, 113)보다 고농도의 P형 불순물로 도핑된다. 이로써, 포토다이오드는 P+의 실리콘 게르마늄층, N-의 포토다이오드용 이온주입층(118) 및 P-의 제1 실리콘 에피층(115)으로 이루어져 PNP 다이오드로 동작하게 된다.
즉, 본 발명의 바람직한 실시예에 따르면, 빛의 투과 깊이가 짧은, 즉 에너지 밴드(Energy band) 폭(width)이 좁은 실리콘 게르마늄층을 형성하여 실리콘 게르마늄층 내에 포토다이오드를 형성함으로써, 포토다이오드에 입사되는 빛의 양전 효율(Quantum efficiency)을 향상시킬 수 있다. 또한, 흡수율이 높은 실리콘 게르마늄층 내에 포토다이오드를 형성하고 상기 실리콘 게르마늄층의 배면에 빛을 조사함(백사이드 일루미네이션 기술 이용)으로써, 파장이 긴 레드의 손실을 억제하여 이미지 센서의 광효율을 개선시킬 수 있게됩니다.
도 4a 내지 도 4f는 도 3에 도시된 본 발명의 바람직한 실시예에 따른 CMOS 이미지 센서 제조방법을 도시한 공정단면도이다.
먼저, 도 4a에 도시된 바와 같이, 기판(110) 상에 첫번째 버퍼층(buffer layer)으로 실리콘 게르마늄층(111; 이하, 제1 실리콘 게르마늄층이라 함)을 증착한다. 예컨대, 제1 실리콘 게르마늄층(SiGe, 111)은 실리콘(Si)의 농도를 기준으로 게르마늄(Ge)의 농도를 1%에서부터 50%까지 점차로 증가시키면서 실리콘 및 게르마늄을 주입함으로써 증착한다. 바람직하게는, 제1 실리콘 게르마늄층(111)은 1~5㎛의 두께만큼 증착한다.
이어서, 두번째 버퍼층으로 제1 실리콘 게르마늄층(111) 상에 실리콘 게르마늄층(112; 이하, 제2 실리콘 게르마늄층이라 함)을 증착한다. 예컨대, 제2 실리콘 게르마늄층(112)은 Si와 Ge를 서로 동일한 농도로 주입하여 증착한다. 바람직하게는, 제2 실리콘 게르마늄층(112)은 1~2㎛의 두께만큼 증착한다.
이어서, 제2 실리콘 게르마늄층(112)의 캐핑 레이어(capping layer)로 실리 콘 에피층(113; 이하, 제1 실리콘 에피층이라 함)을 증착한다. 이때, 제1 실리콘 에피층(113)에 컴프레스 스트레스(compress stress)가 발생하여 제1 실리콘 게르마늄층(111) 내의 균열('C' 부위 참조)을 유발한다. 이는, 격자상수(lattice constant) 값이 큰 실리콘 기판(110) 상에 격자상수 값이 작은 실리콘 게르마늄이 증착되기 때문이다. 그런 다음, 인시튜(in-situ)로 제1 실리콘 에피층(113)에 P형 불순물을 도핑한다.
이어서, 제1 실리콘 에피층(113) 상에 실리콘 게르마늄층(114; 이하, 제3 실리콘 게르마늄층이라 함)을 증착한다. 예컨대, 제3 실리콘 게르마늄층(114)은 Si와 Ge를 서로 동일한 농도로 주입하여 형성한다. 바람직하게는, 제3 실리콘 게르마늄층(114)은 1~15㎛의 두께만큼 증착한다. 그런 다음, 인시튜로 실리콘 에피층(115; 이하, 제2 실리콘 에피층이라 함)을 증착한다. 이때, 제3 실리콘 게르마늄층(114)은 10~300㎚로 증착한다. 그런 다음, 인시튜로 제3 실리콘 게르마늄층(114)에 P형 불순물을 도핑한다.
여기서, 제1 및 제2 실리콘 에피층(113, 115)의 P형 불순물 농도는 제3 실리콘 게르마늄층(114)의 P형 불순물 농도보다 낮다. 이는, 제2 실리콘 에피층(115)의 도핑 레벨이 낮아지면 포토다이오드의 노이즈(noise)가 쉽게 제거되기 때문이다.
이어서, 도 4b에 도시된 바와 같이, DTI(Deep Trench Isolation) 식각공정을 실시하여 제2 실리콘 에피층(115)으로부터 제1 실리콘 에피층(113)을 관통하도록 제2 실리콘 게르마늄층(112) 상의 일부 영역에 트렌치(미도시)를 형성한다. 이때, 트렌치는 적어도 제1 실리콘 에피층(113)까지의 깊이로 형성한다.
이어서, 제2 실리콘 에피층(115) 상의 일부 영역에 트랜스퍼 트랜지스터용 게이트 전극(117; 이하, 트랜스퍼 게이트 전극이라 함)을 형성한다. 이러한 트랜스퍼 게이트 전극(117)의 형성방법은 통상적인 방법과 동일하므로, 이에 대한 설명은 생략하기로 한다.
이어서, 트랜스퍼 게이트 전극(117)을 덮도록 제2 실리콘 에피층(115) 상에 층간절연막(119)을 증착한다. 이때, 층간절연막(119)은 산화막 계열의 물질로 증착한다. 예컨대, 층간절연막(119)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다.
이어서, 도 4c에 도시된 바와 같이, 기판(110)의 배면이 상부로 향하도록 글래스(120; Glass)를 층간절연막(119) 상에 부착한 상태에서 도 4b를 통해 형성된 전체 구조물을 뒤집는다('B' 부위 참조).
이어서, 도 4d에 도시된 바와 같이, 고압으로 질소(N2) 가스를 주입함으로써, 균열(도 4c의 'C' 부위 참조)이 발생된 제1 실리콘 게르마늄층(111, 도 4c 참조)을 제거한다. 이때, 제1 실리콘 게르마늄층(111)이 떨어져 나가면서 제1 실리콘 게르마늄층(111) 상의 기판(110)이 함께 제거된다.
이어서, 도 4e에 도시된 바와 같이, 제1 실리콘 에피층(113)이 노출되도록 습식(Wet) 딥아웃(dip-out) 공정(122)을 실시하여 제2 실리콘 게르마늄층(112, 도 4d 참조)을 제거한다. 습식 딥아웃 공정(122)시에는 케미컬(chemical)로 1:2:3의 비율을 갖는 HF(6%)/H2O2(30%)/CH3COOH(99.8%) 혼합액 또는 BPA(buffered HF, hydrogen peroxide, acetic acid) 혼합액을 사용한다.
이어서, 도 4f에 도시된 바와 같이, 노출된 소자분리막(116)을 백사이드 일루미네이션의 얼라인 키(Key)로 하여 노출된 제1 실리콘 에피층(113) 상에 칼라필터 어레이(123)를 형성한다. 이때, 칼라필터 어레이(123)는 통상은 빛의 3원색인 R(Red)G(Green)B(Blue)를 사용하나, 이외에도 보색인 옐로우(Y; Yellow), 마젠타(Magenta; Mg), 시안(Cyan; Cy)을 사용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 빛의 투과 깊이가 짧은, 즉 에너지 밴드(Energy band) 폭(width)이 좁은 실리콘 게르마늄층을 형성하여 실리콘 게르마늄층 내에 포토다이오드를 형성함으로써, 포토다이오드에 입사되는 빛의 양 전 효율(Quantum efficiency)을 향상시킬 수 있다.
또한, 흡수율이 높은 실리콘 게르마늄층 내에 포토다이오드를 형성하고 상기 실리콘 게르마늄층의 배면에 빛을 조사함(백사이드 일루미네이션 기술 이용)으로써, 파장이 긴 레드의 손실을 억제하여 이미지 센서의 광효율을 개선시킬 수 있게된다.
더불어, 실리콘 에피층에 비해 쉽게 균열이 발생되는 실리콘 게르마늄층을 이용함으로써, 기판의 제거가 용이할 뿐만 아니라, 이때 제거된 기판은 재사용이 가능하므로 비용적 측면에 있어 장점이 있다.
Claims (16)
- 층간절연막;상기 층간절연막 내의 일부 영역에 형성된 트랜지스터용 게이트 전극;상기 층간절연막 상의 전면에 형성된 제1 실리콘 에피층;상기 제1 실리콘 에피층 상에 형성된 실리콘 게르마늄층;상기 실리콘 게르마늄층 상에 형성된 제2 실리콘 에피층;상기 제1 실리콘 에피층으로부터 상기 제2 실리콘 에피층을 관통하여 형성된 소자분리막;상기 소자분리막과 상기 트랜지스터용 게이트 전극 간 영역과 대응되는 영역의 상기 실리콘 게르마늄층 내에 형성된 포토다이오드용 이온주입층; 및상기 제2 실리콘 에피층 상에 형성된 칼라필터 어레이를 포함하는 씨모스 이미지 센서.
- 제 1 항에 있어서,상기 제1 및 제2 실리콘 에피층과 상기 실리콘 게르마늄층은 상기 포토다이오드용 이온주입층과 서로 다른 타입의 불순물로 도핑된 씨모스 이미지 센서.
- 제 2 항에 있어서,상기 포토다이오드용 이온주입층은 N형 불순물로 도핑되고, 상기 제1 및 제2 실리콘 에피층과 상기 실리콘 게르마늄층은 P형 불순물로 도핑된 씨모스 이미지 센서.
- 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,상기 실리콘 게르마늄층은 상기 제1 및 제2 실리콘 에피층보다 고농도의 불순물로 도핑된 씨모스 이미지 센서.
- 제 4 항에 있어서,외부로 노출된 상기 소자분리막은 백사이드 일루미네이션의 얼라인 키가 되는 씨모스 이미지 센서.
- 버퍼층이 형성된 기판 상에 제1 실리콘 에피층을 증착하는 단계;상기 제1 실리콘 에피층 상에 제1 실리콘 게르마늄층 및 제2 실리콘 에피층을 순차적으로 증착하는 단계;상기 제2 실리콘 에피층으로부터 상기 제1 실리콘 에피층을 관통하여 상기 버퍼층 상의 일부 영역에 소자분리막을 형성하는 단계;상기 제2 실리콘 에피층 상의 일부 영역에 트랜지스터용 게이트 전극을 형성하는 단계;상기 트랜지스터용 게이트 전극 및 상기 소자분리막 간 영역과 대응되는 영역의 상기 제1 실리콘 게르마늄층 내에 포토다이오드용 이온주입층을 형성하는 단계;상기 트랜지스터용 게이트 전극을 덮도록 상기 제2 실리콘 에피층 상에 층간절연막을 증착하는 단계;상기 기판의 배면이 상부로 향하도록 상기 층간절연막이 증착된 전체 구조물을 뒤집는 단계;상기 제2 실리콘 에피층이 노출되도록 상기 제1 실리콘 게르마늄층을 제거하는 단계; 및노출된 상기 제2 실리콘 에피층 상에 칼라필터 어레이를 형성하는 단계를 포함하는 씨모스 이미지 센서 제조방법.
- 제 6 항에 있어서,상기 제1 실리콘 게르마늄층을 제거하는 단계는 고압으로 질소 가스를 주입하여 이루어지는 씨모스 이미지 센서 제조방법.
- 제 6 항 또는 제 7 항에 있어서,상기 제1 실리콘 에피층, 상기 제1 실리콘 게르마늄층 및 상기 제2 실리콘 에피층에는 모두 인시튜로 P형 불순물을 도핑하는 씨모스 이미지 센서 제조방법.
- 제 8 항에 있어서,상기 제1 및 제2 실리콘 에피층에는 상기 제1 실리콘 게르마늄층에서보다 저농도의 P형 불순물을 도핑하는 씨모스 이미지 센서 제조방법.
- 제 8 항에 있어서,상기 포토다이오드용 이온주입층은 N형 불순물을 도핑하는 씨모스 이미지 센서 제조방법.
- 제 6 항에 있어서,상기 버퍼층을 형성하는 단계는, 상기 기판 상에 제2 실리콘 게르마늄층 및 제3 실리콘 게르마늄층을 순차적으로 증착하여 이루어지는 씨모스 이미지 센서 제조방법.
- 제 11 항에 있어서,상기 제2 실리콘 게르마늄층을 증착하는 단계는 실리콘의 농도를 기준으로 게르마늄의 농도를 1%에서부터 50%까지 점차로 증가시키면서 상기 실리콘 및 상기 게르마늄을 주입하는 씨모스 이미지 센서 제조방법.
- 제 11 항 또는 제 12 항에 있어서,상기 제3 실리콘 게르마늄층을 증착하는 단계는 상기 실리콘과 상기 게르마늄을 서로 동일한 농도로 주입하는 씨모스 이미지 센서 제조방법.
- 제 13 항에 있어서,상기 제3 실리콘 게르마늄층은 상기 제1 실리콘 게르마늄층을 제거한 후 별도의 습식 딥아웃 공정을 통해 제거하는 씨모스 이미지 센서 제조방법.
- 제 14 항에 있어서,상기 습식 딥아웃 공정은 습식 케미컬로 HF, H2O2 및 CH3COOH이 1:2:3의 비율로 혼합된 혼합액 또는 BPA 혼합액을 이용하는 씨모스 이미지 센서 제조방법.
- 제 6 항, 제 7 항, 제 11 항 및 제 12 항 중 어느 하나의 항에 있어서,상기 소자분리막은 백사이드 일루미네이션의 얼라인 키가 되도록 상부 표면을 노출시키는 씨모스 이미지 센서 제조방법.
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