KR100644025B1 - 광 특성을 향상시킬 수 있는 이미지센서 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 단결정 실리콘 기판에 포토다이오드를 형성함에 따르는 파장이 짧은 광에 대한 감도의 한계 문제를 극복할 수 있는 이미지센서 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1도전형의 실리콘 기판에 형성되며, 제2도전형의 하부의 제1불순물 영역과 제1도전형의 상부의 제2불순물 영역으로 이루어진 포토다이오드; 상기 실리콘 기판 상에 형성되며, 상기 포토다이오드의 일부를 노출시키는 오픈부를 갖는 보더리스 콘택용 절연막; 상기 실리콘 기판으로부터 상기 오픈부를 통해 상기 보더리스 콘택용 절연막 상으로 확장되어 형성된 실리콘 카바이드; 및 상기 실리콘 카바이드와 인접한 상기 실리콘 기판 상에 배치되며, 포토다이오드로부터 생성된 광전하를 전송하기 위한 트랜스퍼 게이트를 포함하는 이미지센서를 제공한다.
또한, 본 발명은 이미지센서 제조 방법을 제공한다.
포토다이오드, 이미지센서, 실리콘 카바이드, 단결정 실리콘, 양자 효율, SSG(Selective Silicon carbide Growth), 보더리스 콘택용 절연막.
Description
도 1은 종래기술에 따른 CMOS 이미지센서의 단위화소의 일부를 도시한 단면도.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 CMOS 이미지센서의 제조 공정을 도시한 단면도.
도 3은 본 발명의 일실시예에 따른 이미지센서의 단위화소의 일부를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
200 : P++기판 201 : P-에피층
202 : 소자분리막 203 : 게이트 절연막
204 : 게이트 전도막 205 : 절연성 하드마스크
206 : n-영역 207 : 스페이서
208 : 플로팅 확산영역 209 : P0영역
210 : 보더리스 콘택용 절연막 212 : 실리콘카바이드
213 : 광전류 경로
본 발명은 이미지센서에 관한 것으로 특히, 단결정 실리콘 기판의 사용에 따른 단파장 광 감도 감소를 극복할 수 있는 이미지센서 및 그 제조 방법에 관한 것이다.
CMOS(Complementary Metal Oxide Semiconductor) 이미지센서는 현재 모바일 폰(Mobile phone), PC(Personal Computer)용 카메라(Camera) 및 전자기기 등에서 광범위하게 사용되고 있는 디바이스(Device)이다. CMOS 이미지센서는 기존에 이미지센서로 사용되던 CCD(Charge Coupled Device)에 비해 구동방식이 간편하며, 신호 처리 회로(Signal Processing Circuit)를 한 칩에 집적할 수 있어서 SOC(System On Chip)이 가능하므로 모듈의 소형화를 가능하게 한다.
또한, 기존에 셋-업(Set-up)된 CMOS 기술을 호환성 있게 사용할 수 있으므로 제조 단가를 낮출 수 있는 등 많은 장점을 가지고 있다.
도 1은 종래기술에 따른 CMOS 이미지센서의 단위화소의 일부를 도시한 단면도이다.
도 1을 참조하면, 고농도 P형(P++)의 기판(10)과 P형 에피층(11, P-epi)이 적층된 하부 구조(이하, 반도체층이라 함)에 국부적으로 소자분리막(12)이 형성되 어 있고, 반도체층 상에 트랜스퍼 게이트(Tx)를 이루는 게이트전극이 전도막(14)/절연막(13)의 적층 및 그 측벽의 스페이서(16)를 포함하는 구조로 형성되어 있다.
게이트전극의 일측에 얼라인된 반도체층 내부에 P형 불순물영역(17, 이하 P0영역이라 함)과 N형 불순물영역(15, 이하 n-영역이라 함)을 구비하는 포토다이오드(PD)가 이온주입 및 열확산 공정을 통해 형성되어 있다.
게이트전극의 타측에 얼라인된 반도체층 내부에 고농도 N형(n+)의 플로팅 확산영역(18, FD)이 형성되어 있다.
게이트전극의 전도막(14)은 폴리실리콘 또는 텅스텐 실리사이드 등이 단독 또는 적층된 구조이며, 스페이서(16)는 질화막, 산화막 또는 산화질화막 등으로 이루어진다.
포토다이오드(PD)에 인가되는 가시광선은 레드(R, Red), 그린(G, Green), 블루(B, Blue)의 파장의 강도에 따라 서로 다른 깊이에서 전자-정공 쌍(Electron-hole pair)을 생성한다. 이 깊이는 각각 파장의 표면 깊이(Skin depth)에 따라 결정되며, 그 깊이가 가장 얕은 파장은 B이며, 가장 깊은 파장은 R이다.
한편, 빛이 조사되어 전자-정공 쌍이 생성되는 포토다이오드는 단결정 실리콘 웨이퍼(Single crystal silicon wafer)이며, 이 실리콘의 에너지 밴드 갭(Energy band gap)은 약 1.12eV로써, 이는 상대적으로 긴 적외선(Infra-red) 계열의 에너지 영역이다. 따라서, 일반적인 CMOS 이미지센서 소자에 가시광선이 조사되어 전자-정공 쌍이 형성되면, 이는 포토다이오드의 깊은 영역의 R 계열이 되며, 상대적으로 짧은 파장인(즉, 높은 에너지를 갖는) B 계열에 의한 전자-정공 쌍은 적 게 형성된다. 결국, 실리콘 기반의 CMOS 이미지센서 소자는 근본적으로 R 계열의 빛에 강한 감도(Sensitivity)를 갖는 반면, B 계열의 빛에 취약한 감도를 갖게 된다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 단결정 실리콘 기판에 포토다이오드를 형성함에 따르는 파장이 짧은 광에 대한 감도의 한계 문제를 극복할 수 있는 이미지센서 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 실리콘 기판에 형성되며, 제2도전형의 하부의 제1불순물 영역과 제1도전형의 상부의 제2불순물 영역으로 이루어진 포토다이오드; 상기 실리콘 기판 상에 형성되며, 상기 포토다이오드의 일부를 노출시키는 오픈부를 갖는 보더리스 콘택용 절연막; 상기 실리콘 기판으로부터 상기 오픈부를 통해 상기 보더리스 콘택용 절연막 상으로 확장되어 형성된 실리콘 카바이드; 및 상기 실리콘 카바이드와 인접한 상기 실리콘 기판 상에 배치되며, 포토다이오드로부터 생성된 광전하를 전송하기 위한 트랜스퍼 게이트를 포함하는 이미지센서를 제공한다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 단결정 실리콘 기판 상에 그 상부에 절연성 하드마스크를 갖고, 그 측벽에 스페이서를 갖는 게이트전극을 형성하는 단계; 이온주입 공정을 실시하여 상기 게이트전극의 일측에 얼라인되며, 제2도전형의 하부의 제1불순물 영역과 제1도전형의 상부의 제2불순물 영역으로 이루어진 포토다이오드를 형성하는 단계; 상기 게이트전극이 형성된 프로파일을 따라 보더리스 콘택용 절연막을 형성하는 단계; 상기 보더리스 콘택용 절연막을 선택적으로 식각하여 상기 포토다이오드 상에서 상기 기판을 노출시키는 오픈부를 형성하는 단계; 및 상기 오픈부를 매립하며 상기 보더리스 콘택용 절연막 상으로 확장되도록 상기 기판으로부터 실리콘 카바이드를 성장시키는 단계를 포함하는 이미지센서 제조 방법을 제공한다.
본 발명은, 단결정 실리콘 기판에 포토다이오드가 배치됨에 따르는 광 감도 한계의 문제점을 극복하기 위해 포토다이오드의 표면 상부에 단결정 실리콘에 비해 에너지 밴드 갭이 약2.8eV로 큰 실리콘 카바이드(Silicon carbide)를 선택적 실리콘 카바이드 성장(Selective Silicon carbide Growth; 이하 SSG라 함) 방식으로 형성시키고, 보더리스콘택을 통해 포토다이오드와 연결시킨다.
따라서, 실리콘 카바이드 필터에 조사되는 표면 깊이(Skin depth)가 얕은 파장의 빛(예컨대, Blue)은 투과되어 광 전하 쌍을 종래에 비해 더 많이 생성하고, 생성된 광 전하 쌍은 보더리스 콘택을 통해 포토다이오드로 유입되므로, 파장이 긴 다른 빛(Green, Red)와 균형있는 광전류를 생성하게 된다. 이를 통해, 양자 효율(Quantum efficiency)을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 3은 본 발명의 일실시예에 따른 이미지센서의 단위 화소의 일부를 도시한 단면도이다.
도 3을 참조하면, 고농도 P형(P++)의 기판(200)과 P형 에피층(201, P-epi)이 적층된 하부 구조(이하, 반도체층이라 함)에 국부적으로 소자분리막(202)이 형성되어 있다. 여기서, 반도체층은 단결정 실리콘막이다.
반도체층 상에 트랜스퍼 게이트(Tx)를 이루는 게이트전극이 게이트 절연막(203)과 게이트 전도막(204) 및 절연성 하드마스크(205)의 적층 구조 및 그 측벽의 스페이서(207)를 포함하는 구조로 형성되어 있다.
게이트 전도막(204)은 폴리실리콘 또는 텅스텐 실리사이드 등이 단독 또는 적층된 구조이며, 스페이서(207)는 질화막, 산화막 또는 산화질화막 등으로 이루어진다.
게이트 전도막(204)으로 폴리실리콘 등의 실리콘을 포함하는 막을 사용하는 경우 후속 SSG 성장시 게이트 전도막(204)으로부터 실리콘 카바이드가 성장할 수 있으므로, 그 상부는 절연성 하드마스크(205)에 의해 커버되도록 한다.
절연성 하드마스크(205)로는 LP-TEOS막(Low Pressure Chemical Vapor Deposition 방식으로 TEOS를 소스로하여 형성된 산화막), PE-TEOS막(Plsama Enhanced Chemical Vapor Deposition 방식으로 TEOS를 소스로하여 형성된 산화막) 또는 O3-USG막(O3를 소스로하여 형성된 Un-doped Silicate Glass막) 등을 사용하며, 300Å ∼ 1000Å의 두께를 갖도록 한다.
트랜스퍼 게이트(Tx)의 일측과 소자분리막(202) 사이의 반도체층에 상부의 P형 불순물 영역(209, 이하 P0영역 이라 함)과 하부의 깊은 N형 불순물 영역(206, 이하 n-영역이라 함)으로 이루어진 포토다이오드가 형성되어 있다.
트랜스퍼 게이트(Tx)의 타측에 접하는 반도체층에 고농도 N형(n+)의 플로팅 확산영역(208)이 형성되어 있다.
트랜스퍼 게이트(Tx)를 포함하는 게이트전극이 형성된 프로파일을 따라 보더리스 콘택용 절연막(210)이 형성되어 있으며, 보더리스 콘택용 절연막(210)은 포토다이오드의 P0영역(209) 상부에서 그 일부가 식각되어 반도체층을 오픈시키고 있다. 보더리스 콘택용 절연막(220)으로는 Si3N4 또는 SiON 등의 질화막 계열을 포함한다.
보더리스 콘택용 절연막(210)이 식각되어 오픈된 반도체층 표면으로부터 보더리스 콘택용 절연막(210) 상으로 확장된 구조로 실리콘 카바이드(212)가 형성되어 있다.
보더리스 콘택용 절연막(210)이 식각되어 오픈된 영역은 0.03㎛ ∼ 0.15㎛의 콘택 사이즈를 가지며, 보더리스 콘택용 절연막(210)은 200Å ∼ 1000Å의 두께를 갖는다.
실리콘 카바이드(212)는 500Å ∼ 5000Å의 두께를 가지며, 단결정 실리콘에 비해 큰 2.8eV의 에너지 밴드 갭을 가지므로, 짧은 파장의 빛(B)에 의한 광 전하 쌍을 집중적으로 생성한다.
실리콘 카바이드(210)는 포스포러스(P) 또는 아세닉(As) 등의 N형 불순물이 같이 인가되어 N형의 전도성을 가지며, 짧은 파장의 빛(B)에 의한 광 전하 쌍을 보더리스 콘택을 통해 포토다이오드로 유입시킨다.
실리콘 카바이드(212) 내부에서 형성된 전자-정공 쌍은 도면부호 '213'과 같은 광전류 경로를 거친다.
도면에서 알 수 있듯이, 포토다이오드(PD)에 가시광선이 조사되어 rgb 각각 빛의 파장별로 포토다이오드(PD) 내에 침투하는 것을 확인할 수 있다. 가장 깊은 영역까지 침투하는 R은 r의 경로를 거치며, 중간인 G는 g의 경로의 거치며, 실리콘 카바이드(212)에 조사된 파장은 B이며 b의 경로를 거친다. 실리콘 카바이드(212)에 조사된 B 파장에 의해 형성된 전자-정공 쌍은 도면부호 '213'의 광경로를 거친 다음, 트랜스퍼 트랜지스터(Tx) 하부의 채널을 통해 플로팅 확산영역(208)으로 이동하게 된다.
여기서, R과 G 파장에 의해 생성된 전자-정공 쌍과 본 발명의 실리콘 카바이드(212) 내에서 생성된 전자-정공 쌍은 각각 다른 실리콘 에너지 밴드 갭에 의해 그 생성률(Genaration rate)이 다르다. 즉, 실리콘 카바이드(212) 내에서의 양자 효율이 기존의 단결정 실리콘막에서의 그것보다 크다.
이하에서는 상기한 일실시예에 따른 CMOS 이미지센서의 제조 공정을 살펴본 다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 CMOS 이미지센서의 제조 공정을 도시한 단면도이다.
도 2a에 도시된 바와 같이 고농도 P형(P++)의 기판(200)과 P형의 에피층(P-epi, 201)이 적층된 구조를 갖는 P형의 반도체층에 STI 구조의 소자분리막(202)을 형성한다.
도 2b에 도시된 바와 같이, 게이트 절연막(203)과 게이트 전도막(204) 및 절연성 하드마스크(205)를 차례로 증착한 다음, 마스크 패턴을 이용한 선택적 식각 공정을 실시하여 절연성 하드마스크(205)와 게이트 전도막(204) 및 게이트 절연막(203)이 적층된 게이트 전극 즉, 트랜스퍼 게이트(Tx)를 형성한다.
게이트 절연막(203)은 산화막 계열을 절연막을 포함하며, 게이트 전도막(204)은 폴리실리콘막과 텅스텐막, 텅스텐 실리사이드 등이 단독 또는 적층된 구조를 포함한다.
절연성 하드마스크(205)로는 LP-TEOS막, PE-TEOS막 또는 O3-USG막 등을 사용하며, 300Å ∼ 1000Å의 두께를 갖도록 한다.
한편, 본 실시예에서는 게이트 전도막(204)를 폴리실리콘막으로 사용한 것을 그 예로 한다. 따라서, 절연성 하드마스크(205)와 스페이서(206)는 폴리실리콘막으로 이루어진 게이트 전도막(204)이 전면에 노출되었을 경우 게이트 전도막(204)으로부터 실리콘 카바이드가 형성되는 것을 차단하는 역할을 한다.
게이트전극과 소자분리막(202) 사이의 반도체층 하부에 깊은 N형 불순물 이온주입 공정을 실시하여 n-영역(206)을 형성한다.
전면에 스페이서용 절연막을 증착한 다음, 전면식각을 통해 게이트전극의 측벽에 스페이서(207)를 형성한다.
이어서, PMOS 및 NMOS의 소스/드레인 형성을 위한 이온주입 공정을 실시하며, 이때 N형 불순물 이온주입을 실시하여 게이트전극 타측의 반도체층 표면 하부에 고농도 N형(n+)의 플로팅 확산영역(208)을 형성한다.
이어서, n-영역(206)이 형성된 반도체층 표면 하부에 P형 불순물 이온주입 공정을 실시하여 P0영역(209)을 형성한다.
전면에 보더리스 콘택용 절연막(210)을 형성한다. 보더리스 콘택용 절연막(210)으로는 Si3N4 또는 SiON 등의 질화막을 사용하며, LP CVD나 PE CVD 방식을 이용하여 200Å ∼ 1000Å의 두께로 형성한다. 증착 온도는 400℃ ∼ 800℃가 바람직하다.
보더리스 콘택용 절연막(210)을 선택적으로 식각하여 포토다이오드 형성 영역에서 반도체층을 일부 노출시키는 즉, 보더리스 콘택을 위한 오픈부(211)를 형성한다.
이 때, 게이트전극 상부에서의 보더리스 콘택용 절연막(210)도 제거한다. 오픈부(211)는 0.03㎛ ∼ 0.15㎛의 폭을 갖도록 한다.
도 2c에 도시된 바와 같이, SSG 공정을 실시하여 오픈부(211)를 매립하면서 보더리스 콘택용 절연막(210) 상으로 확장된 실리콘 카바이드(212)를 형성한다.
SSG 공정은 500℃ ∼ 800℃의 온도 및 1E3Torr ∼ 1E8Torr의 압력 하에서 실시하며, 실리콘 소스 가스로는 SiH4, Si2H6 또는 DCS 등을 사용한다.
또한, 카본의 소스 가스로는 Fe(CO)5, Ni(CO)5, Mo(CO)6, Co2(CO)8, (C2H5)2Fe, (C2H5)2Ni 등을 사용한다.
소스 가스의 플로우 레이트(Flow rate)는 10SCCM ∼ 500SCCM으로 하며, 500Å ∼ 5000Å의 두께를 갖도록 한다.
캐리어 가스로는 Ar, N2 또는 H2를 사용하며, 캐리어 가스의 플로우 레이트는 1SCCM ∼ 1000SCCM으로 한다.
이 때, P 또는 As와 같은 N형 불순물을 첨가할 수도 있다. 이온의 도즈는 1E12 atoms/㎠ ∼ 5E15 atoms/㎠를 사용한다.
이어서, 성장된 실리콘 카바이드(212)를 패터닝한다.
한편, 실리콘 카바이드(212)에 N형 불순물을 추가로 주입하고, P0 이온주입 공정을 실시함으로써 실리콘 카바이드(212)에서의 P/N 구조와 그 하부의 P/N/P 구조에 의해 포토다이오드가 P/N/P/N/P 구조를 갖도록 할 수 있다.
전술한 바와 같이 이루어지는 본 발명은, B 파장의 표면 깊이에 해당하는 포토다이오드 지역의 보더리스 콘택용 절연막 상부에 B 파장에 의한 전자-정공 쌍이 잘 형성될 수 있도록 단결정 실리콘(1.12eV) 보다 에너지 밴드 갭이 큰 실리콘 카 바이드(2.8eV)을 SSG 방법에 의해 형성함으로써, 실리콘 카바이드가 형성된 포토다이오드에서의 표면 깊이가 얇은 B 영역의 파장은 2.8eV의 실리콘 카바이드에 투과되어 B 파장에 의한 전자-정공 쌍을 기존의 1.12eV의 단결정 실리콘막에 비해 더욱 많이 생성하고, 생성된 광전하는 오픈된 보더리스 콘택을 통해 반도체층으로 유입되도록 한다.
따라서, 깊은 표면 깊이를 갖는 G, R 파장은 종래의 포토다이오드에서와 마찬가지로 단결정 실리콘 영역에서 전자-정공 쌍을 형성시켜 균형있는 광전류 생성을 하게 되어 결국, 포토다이오드의 양자 효과를 높일 수 있음을 실시예를 통해 알아 보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기한 본 발명의 실시예에서는 RGB 포맷의 광을 그예로 하였으나, 이외에도 YMgCy 등의 보색 계열의 포맷에도 적용이 가능하다.
상술한 본 발명은, 이미지센서의 광 특성을 향상시킬 수 있어, 이미지센서의 성능을 크게 향상시키는 효과가 있다.
Claims (16)
- 제1도전형의 실리콘 기판에 형성되며, 제2도전형의 하부의 제1불순물 영역과 제1도전형의 상부의 제2불순물 영역으로 이루어진 포토다이오드;상기 실리콘 기판 상에 형성되며, 상기 포토다이오드의 일부를 노출시키는 오픈부를 갖는 보더리스 콘택용 절연막;상기 실리콘 기판으로부터 상기 오픈부를 통해 상기 보더리스 콘택용 절연막 상으로 확장되어 형성된 실리콘 카바이드; 및상기 실리콘 카바이드와 인접한 상기 실리콘 기판 상에 배치되며, 포토다이오드로부터 생성된 광전하를 전송하기 위한 트랜스퍼 게이트를 포함하는 이미지센서.
- 제 1 항에 있어서,상기 실리콘 카바이드는 제2도전형인 것을 특징으로 하는 이미지센서.
- 제 1 항 또는 제 2 항에 있어서,상기 실리콘 카바이드는 500Å 내지 5000Å의 두께인 것을 특징으로 하는 이미지센서.
- 제 1 항 또는 제 2 항에 있어서,상기 오픈부는 0.03㎛ 내지 0.15㎛의 사이즈를 갖는 것을 특징으로 하는 이미지센서.
- 제 1 항 또는 제 2 항에 있어서,상기 보더리스 콘택용 절연막은 질화막 계열이며, 200Å 내지 1000Å의 두께인 것을 특징으로 하는 이미지센서.
- 제 1 항 또는 제 2 항에 있어서,상기 실리콘 기판은, 고농도의 제1도전형의 실리콘층과 상기 실리콘층 상의 제1도전형의 에피층으로 이루어진 것을 특징으로 하는 이미지센서.
- 제 1 항 또는 제 2 항에 있어서,상기 포토다이오드와 대향되며 트랜스퍼 게이트에 인접하도록 상기 기판에 제공되며, 상기 트랜스퍼 게이트로부터 상기 광전하를 전송받는 플로팅 확산영역을 더 포함하는 것을 특징으로 하는 이미지센서.
- 제1도전형의 단결정 실리콘 기판 상에 그 상부에 절연성 하드마스크를 갖고, 그 측벽에 스페이서를 갖는 게이트전극을 형성하는 단계;이온주입 공정을 실시하여 상기 게이트전극의 일측에 얼라인되며, 제2도전형의 하부의 제1불순물 영역과 제1도전형의 상부의 제2불순물 영역으로 이루어진 포토다이오드를 형성하는 단계;상기 게이트전극이 형성된 프로파일을 따라 보더리스 콘택용 절연막을 형성하는 단계;상기 보더리스 콘택용 절연막을 선택적으로 식각하여 상기 포토다이오드 상에서 상기 기판을 노출시키는 오픈부를 형성하는 단계; 및상기 오픈부를 매립하며 상기 보더리스 콘택용 절연막 상으로 확장되도록 상기 기판으로부터 실리콘 카바이드를 성장시키는 단계를 포함하는 이미지센서 제조 방법.
- 제 8 항에 있어서,상기 실리콘 카바이드를 500Å 내지 5000Å의 두께로 형성하는 것을 특징으로 하는 이미지센서 제조 방법.
- 제 8 항에 있어서,상기 오픈부를 0.03㎛ 내지 0.15㎛의 사이즈를 갖도록 형성하는 것을 특징으로 하는 이미지센서 제조 방법.
- 제 8 항에 있어서,상기 보더리스 콘택용 절연막은 질화막 계열이며, 200Å 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 이미지센서 제조 방법.
- 제 8 항에 있어서,상기 실리콘 카바이드를 형성하는 단계에서,SiH4, Si2H6 또는 DCS 중 어느 하나를 실리콘 소스 가스로 사용하고, Fe(CO)5, Ni(CO)5, Mo(CO)6, Co2(CO)8, (C2H5)2Fe 또는 (C2H5)2Ni 중 어느 하나를 카본 소스 가스로 사용하며, 상기 소스 가스의 플로우 레이트를 10SCCM 내지 500SCCM로 하는 것을 특징으로 하는 이미지센서 제조 방법.
- 제 8 항에 있어서,상기 실리콘 카바이드를 형성하는 단계에서, 제2도전형을 갖도록 하는 것을 특징으로 하는 이미지센서 제조 방법.
- 제 8 항에 있어서,상기 실리콘 카바이드를 형성하는 단계 후,상기 실리콘 카바이드에 제2도전형의 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서 제조 방법.
- 제 14 항에 있어서,상기 불순물을 주입하는 단계에서, 이온의 도즈는 1E12 atoms/㎠ 내지 5E15 atoms/㎠를 사용하는 것을 특징으로 하는 이미지센서 제조 방법.
- 제 12 항에 있어서,상기 비정질 실리콘막을 형성하는 단계는,500℃ 내지 800℃의 온도 및 1E3Torr 내지 1E8Torr의 압력 하에서 실시하는 것을 것을 특징으로 하는 이미지센서 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050084083A KR100644025B1 (ko) | 2005-09-09 | 2005-09-09 | 광 특성을 향상시킬 수 있는 이미지센서 및 그 제조 방법 |
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| KR100644025B1 true KR100644025B1 (ko) | 2006-11-10 |
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| KR (1) | KR100644025B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8629486B2 (en) | 2010-06-29 | 2014-01-14 | Samsung Electronics Co., Ltd. | CMOS image sensor having anti-absorption layer |
-
2005
- 2005-09-09 KR KR1020050084083A patent/KR100644025B1/ko not_active IP Right Cessation
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