KR101324084B1 - 이미지 센서 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 이미지 센서 및 그 제조 방법에 관한 것으로서, 개시된 이미지 센서의 제조 방법은 반도체 기판 내에 적어도 에피층의 종단 깊이까지 형성되어 픽셀영역들간을 분리하는 적어도 하나 이상의 소자분리막을 형성하는 단계와, 픽셀영역들에 수광소자를 형성하는 단계와, 소자분리막에 의해 구획된 반도체 기판의 활성영역에 트랜지스터를 형성하는 단계를 포함한다.
따라서, 본 발명은 반도체 기판 내 인접한 픽셀 간을 완전히 분리하도록 소자분리막을 형성하여 픽셀들간의 크로스토크를 방지하며, 소자분리막을 적어도 에피층의 종단 깊이까지 형성하여 후면 수광형 이미지 센서를 제조할 때에는 반도체 기판에 대한 후면 연마 가공 시에 정렬 키로 사용할 수 있는 이점이 있다.
따라서, 본 발명은 반도체 기판 내 인접한 픽셀 간을 완전히 분리하도록 소자분리막을 형성하여 픽셀들간의 크로스토크를 방지하며, 소자분리막을 적어도 에피층의 종단 깊이까지 형성하여 후면 수광형 이미지 센서를 제조할 때에는 반도체 기판에 대한 후면 연마 가공 시에 정렬 키로 사용할 수 있는 이점이 있다.
Description
본 발명은 이미지 센서 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 반도체 기판 내 인접한 픽셀 간을 완전히 분리하여 크로스토크(crosstalk)를 방지하는 소자분리막을 포함하는 이미지 센서 및 그 제조 방법에 관한 것이다.
자연계에 존재하는 각 피사체에서 발생되는 빛은 파장 등에서 고유의 값을 가진다. 따라서, 이미지 센서는 외부의 에너지에 반응하는 반도체 장치의 성질을 이용하여 각 피사체의 이미지를 찍어내는 장치로서, 이미지 센서의 픽셀은 각 피사체에서 발생하는 빛을 감지하여 전기적인 값으로 변환한다.
이러한 이미지 센서는 실리콘 반도체를 기반으로 한 전하결합소자(Charge Coupled Device, CCD)와 서브 마이크론(sub-micro) 씨모스(Complementary Metal Oxide Semiconductor, CMOS) 제조 기술을 이용한 씨모스 이미지 센서로 분류된다.
이 중 CCD는 개개의 모스(MOS) 커패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 커패시터에 저장되고 이송되는 소자이다. 그러나, CCD는 구동방식이 복잡하고 전력소모가 많으며, 마스크 공정 스텝 수가 많기 때문에 신호 처리 회로를 CCD 칩 내에 구현할 수 없는 등의 단점이 있는 바, 최근 이러한 단점을 극복하기 위하여 CMOS 이미지 센서의 개발이 많이 연구되고 있다.
CMOS 이미지 센서는 단위 화소 내에 포토 다이오드(Photo Diode, PD)와 MOS 트랜지스터를 형성시켜 스위칭 방식으로 신호를 검출함으로써 이미지를 구현하게 되는데, CCD에 비하여 생산단가와 소비 전력이 낮고 주변회로 칩과 통합하기 쉬운 장점이 있으며, 앞서 기재한 바와 같이 CMOS 제조 기술로 생산하기 때문에 증폭 및 신호처리와 같은 주변 시스템과 통합이 용이하여 생산비용을 낮출 수 있다. 또한, 처리속도가 빠르면서 CCD의 1% 정도로 소비 전력이 낮은 것이 특징이다.
이러한 이미지 센서는 반도체 기판에 포토 다이오드를 이온주입 방식으로 형성시키는 것이 일반적이며, 칩사이즈(chip size) 증가 없이 픽셀(pixel) 수 증가를 위한 목적으로 포토 다이오드의 사이즈가 점점 감소함에 따라 수광부 면적의 축소로 인하여 이미지 특성(image quality)이 감소하는 경향을 보이고 있다. 또한, 수광부 면적 축소만큼의 적층높이(stack height)의 감소가 이루어지지 못하여, 수광부 상부의 단차를 최소화하고 메탈 라우팅(metal routing)에 의한 빛의 간섭 현상을 없애기 위한 구조 및 배치가 채택된 것이 후면 수광형 이미지 센서이다.
그런데, 종래 기술에 따른 후면 수광형 이미지 센서는 조사된 빛에 의해 생성된 전자들이 해당 픽셀로 포집되어야 정확한 수광 특성을 나타낼 수 있지만 후면으로 조사된 빛에 의해 생성된 전자들을 픽셀 별로 분리시켜줄 수 있는 층(layer) 또는 구조물이 존재하지 않기 때문에 인접한 픽셀 간의 전자 이동이 발생하여 크로스토크가 발생하는 문제점이 있었다.
본 발명은 전술한 바와 같은 종래 기술의 문제점을 해결하기 위해 제안한 것으로서, 반도체 기판 내 인접한 픽셀 간을 완전히 분리하여 크로스토크를 방지하는 소자분리막을 포함하는 이미지 센서 및 그 제조 방법을 제공한다.
또한, 본 발명은 소자분리막이 픽셀 간의 크로스토크를 방지하면서도 후면 수광형 이미지 센서에서는 반도체 기판의 연마 가공 시에 정렬 키로 사용할 수 있도록 한다.
본 발명의 일 관점에 따른 이미지 센서의 제조 방법은, 반도체 기판 상에 에피층을 형성하는 단계와, 상기 반도체 기판과 상기 에피층의 경계에 베리드 절연층을 형성하는 단계와, 상기 에피층부터 상기 베리드 절연층의 종단 깊이까지 적어도 하나 이상의 소자분리막을 형성하여 픽셀영역들간을 분리하는 단계와, 상기 픽셀영역들에 속하는 상기 에피층 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 주변에 있는 상기 픽셀영역들에 속하는 상기 에피층에 수광소자와 소스 및 드레인 영역을 형성하는 단계를 포함할 수 있다.
삭제
또한, 상기 픽셀영역들간을 분리하는 단계는, 상기 에피층을 기 설정 깊이까지 제거한 제 1형 트렌치와 상기 에피층 및 상기 베리드 절연층을 종단 깊이까지 제거한 제 2형 트렌치를 형성하는 단계와, 상기 제 1형 트렌치 및 상기 제2형 트렌치를 절연 물질로 매립하여 상기 에피층의 소정 깊이까지 형성된 제 1형 소자분리막과 상기 베리드 절연층의 종단 깊이까지 형성된 제 2형 소자분리막을 형성하는 단계를 포함할 수 있다.
또한, 상기 제 1형 트렌치 및 상기 제 2형 트렌치를 형성하는 단계는, 복수의 상기 제 1형 트렌치를 형성하는 단계와, 상기 복수의 제 1형 트렌치 중에서 적어도 하나이상이 더 깊어지도록 상기 에피층을 제거하여 상기 제 2형 트렌치를 형성하는 단계를 포함할 수 있다.
또한, 상기 게이트 전극과 상기 소스 및 드레인 영역에 의한 트랜지스터가 형성된 반도체 전면에 층간 절연막과 지지 기판을 적층하는 단계와, 상기 지지 기판이 적층된 상기 반도체의 후면에 대해 상기 소자분리막을 정렬 키로 이용하여 연마 가공하는 단계를 더 포함할 수 있다.
본 발명의 다른 관점에 따른 이미지 센서는, 반도체 기판 상에 형성된 에피층과, 상기 반도체 기판과 상기 에피층의 경계에 형성된 베리드 절연층과, 상기 에피층부터 상기 베리드 절연층의 종단 깊이까지 적어도 하나 이상이 형성되어 픽셀영역들간을 분리하는 소자분리막과, 상기 픽셀영역들에 속하는 상기 에피층 상에 형성된 게이트 전극과, 상기 게이트 전극의 주변에 있는 상기 픽셀영역들에 속하는 상기 에피층에 형성된 수광소자와, 상기 게이트 전극의 주변에 있는 상기 픽셀영역들에 속하는 상기 에피층에 형성되어 상기 게이트 전극과 트랜지스터를 구성하는 소스 및 드레인 영역을 포함할 수 있다.
삭제
또한, 상기 소자분리막은, 모든 상기 소자분리막이 상기 베리드 절연층의 종단 깊이까지 형성될 수 있다.
또한, 상기 소자분리막은, 상기 에피층을 기 설정 깊이까지 제거한 제 1형 트렌치를 절연 물질로 매립하여 상기 에피층의 소정 깊이까지 형성된 제 1형 소자분리막과, 상기 베리드 절연층의 종단 깊이까지 제거한 제 2형 트렌치를 절연 물질로 매립하여 상기 베리드 절연층의 종단 깊이까지 형성된 제 2형 소자분리막을 포함할 수 있다.
본 발명의 실시 예에 의하면, 반도체 기판 내 인접한 픽셀 간을 완전히 분리하도록 소자분리막을 형성하여 픽셀들간의 크로스토크를 방지한다. 또한, 소자분리막을 적어도 에피층의 종단 깊이까지 형성하여 후면 수광형 이미지 센서를 제조할 때에는 반도체 기판에 대한 후면 연마 가공 시에 정렬 키로 사용할 수 있는 효과가 있다.
도 1a 내지 도 1c는 본 발명의 제 1 실시 예에 따라 소자분리막을 형성하는 과정을 설명하기 위한 단면도들이다.
도 2a 및 도 2b는 본 발명의 제 2 실시 예에 따라 소자분리막을 형성하는 과정을 설명하기 위한 단면도들이다.
도 3 내지 도 6은 본 발명의 제 1 실시 예에 따라 형성된 소자분리막을 포함하는 이미지 센서 중 후면 수광형 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 및 도 2b는 본 발명의 제 2 실시 예에 따라 소자분리막을 형성하는 과정을 설명하기 위한 단면도들이다.
도 3 내지 도 6은 본 발명의 제 1 실시 예에 따라 형성된 소자분리막을 포함하는 이미지 센서 중 후면 수광형 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시 예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시 예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 실시 예에 따른 이미지 센서 및 그 제조 방법은 후면 수광형 이미지 센서 및 그 제조 방법에 적용할 수 있을 뿐만 아니라 전면 수광형 이미지 센서 및 그 제조 방법에도 적용할 수 있다. 이하에서는 후면 수광형 이미지 센서 및 그 제조 방법에 적용한 실시 예를 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 제 1 실시 예에 따라 소자분리막을 형성하는 과정을 설명하기 위한 단면도들이며, 도 2a 및 도 2b는 본 발명의 제 2 실시 예에 따라 소자분리막을 형성하는 과정을 설명하기 위한 단면도들이고, 도 3 내지 도 6은 본 발명의 제 1 실시 예에 따라 형성된 소자분리막을 포함하는 이미지 센서 중 후면 수광형 이미지 센서의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 도 1c와 도 3 및 도 6을 참조하여 본 발명의 실시 예에 따른 이미지 센서의 구성을 살펴보기로 한다.
도 3에 나타낸 바와 같이 본 발명의 실시 예에 따른 이미지 센서는, 반도체 기판(103) 상에 형성된 에피층(105)과, 반도체 기판(103)과 에피층(105)의 경계에 형성된 베리드 절연층(101)과, 에피층(105)부터 베리드 절연층(101)의 종단 깊이까지 적어도 하나 이상이 형성되어 픽셀영역들간을 분리하는 제 2 형 소자분리막(109b)과, 픽셀영역들에 속하는 에피층(105) 상에 형성된 게이트 전극(111)과, 게이트 전극(111)의 주변에 있는 픽셀영역들에 속하는 에피층(105)에 형성된 포토 다이오드(117) 등의 수광소자와, 게이트 전극(111)의 주변에 있는 픽셀영역들에 속하는 에피층(105)에 형성되어 게이트 전극(111)과 트랜지스터를 구성하는 소스 및 드레인 영역(113)을 포함한다.
도 3과 같이 이미지 센서는 픽셀영역들간의 분리를 위한 소자분리막을 모두 제 2형 소자분리막(109b)으로 형성할 수 있으며, 도 1c와 같이 베리드 절연층(101)의 종단까지가 아닌 기 설정 깊이까지 형성된 제 1형 소자분리막(109a)이 제 2형 소자분리막(109b)과 함께 혼재하도록 형성할 수도 있다.
이러한 본 발명의 실시 예에 따른 이미지 센서의 주요 구성은 전면 수광형 이미지 센서 및 후면 수광형 이미지 센서에 모두 적용할 수 있으며, 도 6은 후면 수광형 이미지 센서에 적용된 예를 나타내었다.
이하, 도 1a 내지 도 1c, 도 2a 및 도 2b, 도 3 내지 도 6을 참조하여 본 발명의 실시 예에 따른 후면 수광형 이미지 센서의 제조 방법을 살펴보기로 한다.
먼저, 도 1a 내지 도 1c를 참조하여 제 1 실시 예에 따른 소자분리막 형성 과정을 설명하기로 한다.
도 1a를 참조하면, 반도체 기판(103)의 전면 상에 에피텍셜 성장(epitaxial growth) 및 어닐링(annealing)을 포함하는 실리콘 성장법을 이용하여 제 1 도전형으로 도핑된 에피층(epitaxial layer)(105)을 형성한다. 그리고, 에피층(105)을 기 설정 깊이까지 제거하여 제 1형 트렌치(107a)를 형성한다. 여기서, 반도체 기판(103) 내에는 실리콘 산화막(SiO2) 등으로 베리드 절연층(101)이 형성될 수 있다.
도 1a를 참조하면, 반도체 기판(103)의 전면 상에 에피텍셜 성장(epitaxial growth) 및 어닐링(annealing)을 포함하는 실리콘 성장법을 이용하여 제 1 도전형으로 도핑된 에피층(epitaxial layer)(105)을 형성한다. 그리고, 에피층(105)을 기 설정 깊이까지 제거하여 제 1형 트렌치(107a)를 형성한다. 여기서, 반도체 기판(103) 내에는 실리콘 산화막(SiO2) 등으로 베리드 절연층(101)이 형성될 수 있다.
도 1b를 참조하면, 제 1형 트렌치(107a) 중 적어도 하나이상이 더 깊어지도록 에피층(105)을 제거하여 제 2형 트렌치(107b)를 형성한다. 여기서, 도 1b와 같이 반도체 기판(103)에 베리드 절연층(101)이 형성된 경우에는 베리드 절연층(101)의 종단 깊이까지 제 2형 트렌치(107b)를 형성하며, 베리드 절연층(101)이 형성되어 있지 않은 경우에는 에피층(105)의 종단 깊이까지 제 2형 트렌치(107b)를 형성한다.
도 1c를 참조하면, 제 1형 트렌치(107a) 및 제2형 트렌치(107b)를 절연 물질로 매립하여 에피층(105)의 기 설정 깊이까지 제 1형 소자분리막(109a)을 형성하며, 베리드 절연층(101)의 종단 깊이까지 제 2형 소자분리막(109b)을 형성한다. 여기서, 반도체 기판(103)에 베리드 절연층(101)이 형성되지 않은 경우에는 제 2형 소자분리막(109b)을 에피층(105)의 종단 깊이까지 형성한다.
여기서, 본 발명의 일 실시 예에 의하면 도 1c에 나타낸 바와 같이 제 1형 소자분리막(109a)과 제 2형 소자분리막(109b)이 함께 혼재할 수도 있으며, 다른 실시 예에 의하면 도 2b와 같이 제 2형 소자분리막(109b)만이 존재할 수도 있다.
다음으로, 도 2a 및 도 2b를 참조하여 제 2 실시 예에 따른 소자분리막 형성 과정을 설명하기로 한다.
도 2a를 참조하면, 반도체 기판(103)의 전면 상에 에피텍셜 성장 및 어닐링을 포함하는 실리콘 성장법을 이용하여 제 1 도전형으로 도핑된 에피층(105)을 형성한다. 그리고, 에피층(105)의 일부 면을 적어도 에피층(105)의 깊이까지 제거하여 제 2형 트렌치(107b)를 형성한다. 여기서, 도 2a와 같이 반도체 기판(103)과 에피층(105)의 경계에 베리드 절연층(101)이 형성된 경우에는 베리드 절연층(101)의 종단 깊이까지 제 2형 트렌치(107b)를 형성한다.
도 2a를 참조하면, 반도체 기판(103)의 전면 상에 에피텍셜 성장 및 어닐링을 포함하는 실리콘 성장법을 이용하여 제 1 도전형으로 도핑된 에피층(105)을 형성한다. 그리고, 에피층(105)의 일부 면을 적어도 에피층(105)의 깊이까지 제거하여 제 2형 트렌치(107b)를 형성한다. 여기서, 도 2a와 같이 반도체 기판(103)과 에피층(105)의 경계에 베리드 절연층(101)이 형성된 경우에는 베리드 절연층(101)의 종단 깊이까지 제 2형 트렌치(107b)를 형성한다.
도 2b를 참조하면, 제 2형 트렌치(107b)를 절연 물질로 매립하여 적어도 에피층(105)의 종단 깊이까지 제 2형 소자분리막(109b)을 형성한다. 여기서, 도 2b와 같이 반도체 기판(103)과 에피층(105)의 경계에 베리드 절연층(101)이 형성된 경우에는 제 2형 소자분리막(109b)을 베리드 절연층(101)의 종단 깊이까지 형성한다.
아래에서는 도 2b와 같이 제 1형 소자분리막(109a)은 존재하지 않고 제 2형 소자분리막(109b)만이 존재하는 반도체 기판(103)에 대한 후속 공정을 예시적으로 설명한다.
도 3을 참조하면, 도 2b와 같이 에피층(105) 및 제 2형 소자분리막(109b)이 형성된 반도체 상에 게이트 절연막(111a) 및 게이트 도전막(111b)을 형성한 후 이들을 식각하여 게이트 전극(111)을 형성하며, 게이트 전극(111) 측면에 노출되는 에피층(105) 내에 제 2 도전형으로 저농도로 도핑된 LDD(Lightly Doped Drain) 영역(113a)을 형성하고, 게이트 전극(111)의 양측벽에 스페이서(spacer)(115)를 형성하며, 포토 다이오드(117)를 형성한다.
스페이서(115) 측면에 노출되는 에피층(105) 내에 제 2 도전형으로 고농도로 도핑된 소스 및 드레인 영역(113)을 형성한다. 이때, 소스 및 드레인 영역(113)은 LDD 영역(113a)보다 높은 도핑 농도를 갖도록 형성한다.
도 4를 참조하면, 게이트 전극(111), 스페이서(115), 포토 다이오드(117), 소스 및 드레인 영역(113)을 포함하는 반도체를 덮도록 층간 절연막(119)을 형성한다. 이때, 층간 절연막(119)은 산화막, 예컨대 실리콘 산화막으로 형성할 수 있으며, 더 구체적으로는 BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate) 중 선택된 어느 하나의 막으로 형성하거나 이들의 적층막으로 형성할 수 있다. 이외에도, SOD(Spin On Dielectric)막과 같이 스핀 코팅(spin coating) 방식으로 도포되는 막으로 형성할 수도 있다.
층간 절연막(119)이 형성된 반도체의 전면에 대한 국부적인 식각공정을 실시하여 층간 절연막(119)을 관통하여 게이트 전극(111) 또는 소스 및 드레인 영역(113)을 개방하는 콘택홀(121)을 형성한다. 이 때, 콘택홀(121)의 형성을 위한 식각공정은 건식식각 또는 습식식각 공정 모두 가능하나, 수직한 프로파일(profile)을 형성하기 위해 건식식각공정으로 실시할 수 있다.
도 5를 참조하면, 콘택홀(121)을 전기전도 재료로 매립하여 콘택(123)을 형성한다. 이 때, 전기전도 재료로는 불순물 이온이 도핑된 다결정실리콘막, 구리(Cu), 백금(Pt), 텅스텐(W), 알루미늄(Al) 또는 이들 물질을 포함하는 합금막을 사용할 수 있다. 예컨대, 전도성 물질로 텅스텐을 사용하는 경우 화학기상증착 공정 또는 원자층 증착 공정으로 형성할 수 있고, 알루미늄을 사용하는 경우 화학기상증착 공정으로 형성할 수 있다. 또한, 구리를 사용하는 경우에는 전기 도금법 또는 화학기상증착 공정으로 형성할 수 있다.
그리고, 콘택(123)이 형성된 반도체의 전면에 지지 기판(125)을 적층하여 접합(bonding)한다. 이때, 접합공정은 산화막-산화막 접합, 산화막-실리콘 접합, 산화막-금속막 접합, 산화막-접착부재-산화막 접합 또는 산화막-접착부재-실리콘 접합 방식 중 선택된 어느 하나의 방식을 사용한다.
이후의 공정은 도면으로 나타내지 않았지만, 지지 기판(125)과 결합된 반도체 후면의 반도체 기판(103)을 기 설정된 두께만큼 연마 가공하며, 연마 가공을 한 반도체 기판(103)에 대해 불화수소(HF) 계열의 케미컬을 이용하고 베리드 절연층(101)을 정지점으로 이용하여 식각하는 박막화(backside thinning) 공정을 수행한다. 이때, 불화수소와 불화암모늄이 혼합된 케미컬을 이용한 스핀 식각(spin etch) 공정을 이용할 수 있다. 이러한 후면 가공 공정 중에 적어도 에피층(105)의 종단 깊이까지 형성된 제 2형 소자분리막(109b)을 정렬 키로 사용할 수 있다.
아울러, 베리드 절연층(101)이 노출된 반도체 상에 별도의 패드(pad)용 전도성 물질을 형성할 수 있다. 이 경우 전도성 물질로는 금속 또는 적어도 2종류의 금속이 혼합된 혼합막으로 형성할 수 있으며, 선택적으로 칼라필터 및 마이크로 렌즈 형성 공정을 수행할 수 있다.
예컨대, 베리드 절연층(101)이 노출된 반도체 상에 보호층을 형성하며, 포토 다이오드(117)와 대응되는 보호층 상부에 칼라필터를 형성한다. 여기서, 칼라필터를 형성하기 전에 보호층 상부에 하부 평탄화막을 형성할 수도 있다.
이어서, 칼라필터를 덮도록 상부 평탄화막을 형성하며, 칼라필터와 대응되도록 상부 평탄화막 상에 마이크로 렌즈를 형성한다.
그리고, 마이크로 렌즈를 포함하는 보호막 상에 저온 산화막(Low Temperature Oxide)를 형성한다.
이어서, 패키징 공정을 실시하여 칼라필터 및 마이크로 렌즈가 형성된 반도체와 지지 기판(125)을 패키징한다. 이때, 패키징 공정은 와이어 본딩(wire bonding) 공정과 절단(sawing) 공정을 포함한다. 여기서, 와이어 본딩은 패드와 외부 칩을 와이어로 접속하는 방식으로 이루어진다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
101 : 베리드 절연층 103 : 반도체 기판
105 : 에피층 107a : 제 1형 트렌치
107b : 제 2형 트렌치 109a : 제 1형 소자분리막
109b : 제 2형 소자분리막 111a : 게이트 절연막
111b : 게이트 도전막 111 : 게이트 전극
113a : LDD 영역 113 : 소스 및 드레인 영역
115 : 스페이서 117 : 포토 다이오드
119 : 층간절연막 121 : 콘택홀
123 : 콘택 125 : 지지 기판
105 : 에피층 107a : 제 1형 트렌치
107b : 제 2형 트렌치 109a : 제 1형 소자분리막
109b : 제 2형 소자분리막 111a : 게이트 절연막
111b : 게이트 도전막 111 : 게이트 전극
113a : LDD 영역 113 : 소스 및 드레인 영역
115 : 스페이서 117 : 포토 다이오드
119 : 층간절연막 121 : 콘택홀
123 : 콘택 125 : 지지 기판
Claims (9)
- 삭제
- 반도체 기판 상에 에피층을 형성하는 단계와,
상기 반도체 기판과 상기 에피층의 경계에 베리드 절연층을 형성하는 단계와,
상기 에피층부터 상기 베리드 절연층의 종단 깊이까지 적어도 하나 이상의 소자분리막을 형성하여 픽셀영역들간을 분리하는 단계와,
상기 픽셀영역들에 속하는 상기 에피층 상에 게이트 전극을 형성하는 단계와,
상기 게이트 전극의 주변에 있는 상기 픽셀영역들에 속하는 상기 에피층에 수광소자와 소스 및 드레인 영역을 형성하는 단계를 포함하는
이미지 센서의 제조 방법. - 제 2 항에 있어서,
상기 픽셀영역들간을 분리하는 단계는, 상기 에피층을 기 설정 깊이까지 제거한 제 1형 트렌치와 상기 에피층 및 상기 베리드 절연층을 종단 깊이까지 제거한 제 2형 트렌치를 형성하는 단계와,
상기 제 1형 트렌치 및 상기 제2형 트렌치를 절연 물질로 매립하여 상기 에피층의 소정 깊이까지 형성된 제 1형 소자분리막과 상기 베리드 절연층의 종단 깊이까지 형성된 제 2형 소자분리막을 형성하는 단계를 포함하는
이미지 센서의 제조 방법. - 제 3 항에 있어서,
상기 제 1형 트렌치 및 상기 제 2형 트렌치를 형성하는 단계는, 복수의 상기 제 1형 트렌치를 형성하는 단계와,
상기 복수의 제 1형 트렌치 중에서 적어도 하나이상이 더 깊어지도록 상기 에피층을 제거하여 상기 제 2형 트렌치를 형성하는 단계를 포함하는
이미지 센서의 제조 방법. - 제 2 항에 있어서,
상기 게이트 전극과 상기 소스 및 드레인 영역에 의한 트랜지스터가 형성된 반도체 전면에 층간 절연막과 지지 기판을 적층하는 단계와,
상기 지지 기판이 적층된 상기 반도체의 후면에 대해 상기 소자분리막을 정렬 키로 이용하여 연마 가공하는 단계를 더 포함하는
이미지 센서의 제조 방법. - 삭제
- 반도체 기판 상에 형성된 에피층과,
상기 반도체 기판과 상기 에피층의 경계에 형성된 베리드 절연층과,
상기 에피층부터 상기 베리드 절연층의 종단 깊이까지 적어도 하나 이상이 형성되어 픽셀영역들간을 분리하는 소자분리막과,
상기 픽셀영역들에 속하는 상기 에피층 상에 형성된 게이트 전극과,
상기 게이트 전극의 주변에 있는 상기 픽셀영역들에 속하는 상기 에피층에 형성된 수광소자와,
상기 게이트 전극의 주변에 있는 상기 픽셀영역들에 속하는 상기 에피층에 형성되어 상기 게이트 전극과 트랜지스터를 구성하는 소스 및 드레인 영역을 포함하는
이미지 센서. - 제 7 항에 있어서,
상기 소자분리막은, 모든 상기 소자분리막이 상기 베리드 절연층의 종단 깊이까지 형성된
이미지 센서. - 제 7 항에 있어서,
상기 소자분리막은, 상기 에피층을 기 설정 깊이까지 제거한 제 1형 트렌치를 절연 물질로 매립하여 상기 에피층의 소정 깊이까지 형성된 제 1형 소자분리막과,
상기 에피층 및 상기 베리드 절연층을 종단 깊이까지 제거한 제 2형 트렌치를 절연 물질로 매립하여 상기 베리드 절연층의 종단 깊이까지 형성된 제 2형 소자분리막을 포함하는
이미지 센서.
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