CN117334708A - 垂直电荷转移成像传感器及其形成方法 - Google Patents

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Abstract

本发明涉及一种垂直电荷转移成像传感器及其形成方法。所述垂直电荷转移成像传感器中，深沟槽隔离贯穿衬底并在衬底中限定出第一数量的像素区以及位于像素区之间的第二数量的公共衬底区，多晶硅层从衬底背面保形覆盖衬底和深沟槽隔离，所述多晶硅层与各像素区和公共衬底区的衬底电连接，栅极结构形成于像素区表面，并与其下方的像素区构成MOS电容，MOS电容的衬底端电压从衬底正面一侧施加于公共衬底区，通过公共衬底区和多晶硅层传递至各像素区的衬底，从而不需要在衬底背面形成金属电极，可以避免在衬底背面形成金属电极时存在的界面缺陷高以及接触电阻大的问题，并且多晶硅层的厚度均匀性好，有助于均衡施加于各像素区的衬底的电压。

Description

垂直电荷转移成像传感器及其形成方法
技术领域
本发明涉及感光技术领域，尤其涉及一种垂直电荷转移成像传感器及一种垂直电荷转移成像传感器的形成方法。
背景技术
垂直电荷转移成像传感器(Vertically charge transferring Pixel Sensors)是一种采用衬底以及浮栅晶体管结构实现成像的图像传感器。图1是垂直电荷转移成像传感器的平面示意图。图2是沿图1中XX'方向的垂直电荷转移成像传感器的截面示意图。参照图1和图2，垂直电荷转移成像传感器通常包括基于衬底10形成的多个像素，每个像素包括形成于衬底10中且隔着浅沟槽隔离(STI)的感光区11和电荷读取区12，还包括形成于感光区11和电荷读取区12上的栅极结构，所述栅极结构包括在衬底10上依次堆叠的栅介质层、浮栅FG、栅间介质层以及控制栅CG，每个像素还包括形成于电荷读取区12且分别位于控制栅(CG)两侧的源区S和漏区D。上述垂直电荷转移成像传感器中，所述栅极结构及其下方的感光区11构成MOS电容，其中控制栅(CG)和感光区11的衬底10分别为MOS电容的两个电极，所述栅极结构与源区S和漏区D构成读取晶体管。垂直电荷转移成像传感器的感光机理为：光线从衬底10远离上述栅极结构的一侧入射到衬底10中，与衬底晶格碰撞而产生光电子，在MOS电容上施加适合的偏压，可使得光电子朝向控制栅CG移动，并聚集到感光区11的表面或者越过势垒进入浮栅(FG)，进而使得所述读取晶体管的漏端电流和/或阈值电压发生变化，通过检测这种变化，能够实现光电感测以及成像。
相比传统的基于光电二极管的传感器件(如CMOS图像传感器)，垂直电荷转移成像传感器在相同像素尺寸下可实现更高的满阱电荷，从而具有更高的信噪比，在像素微缩方面具有较明显优势。
为了避免不同像素之间光电子的串扰(crosstalk)，如图2所示，目前通过形成贯穿衬底10的深沟槽隔离(DTI)以物理隔离相邻的像素，为了方便对作为MOS电容电极的衬底10施加电压，在衬底10背面像素之间的区域嵌设金属电极13，金属电极13的部分表面与衬底10直接接触，另一部分表面间隔高介电常数层14覆盖深沟槽隔离DTI，高介电常数层14还形成于金属电极13周围的衬底10背面。
但是，上述设置于衬底10背面的金属电极13的部分表面直接与衬底10接触，界面缺陷高且接触电阻大，而且形成上述衬底背面结构的工艺复杂，会增加垂直电荷转移成像传感器的制作成本。
发明内容
为了在像素之间形成有效隔离的同时，避免在衬底背面形成金属电极时存在的界面缺陷高以及接触电阻大的问题，本发明提供一种垂直电荷转移成像传感器及其形成方法。
一方面，本发明提供一种垂直电荷转移成像传感器，所述垂直电荷转移成像传感器包括：
衬底，具有第一掺杂类型且包括相背的正面和背面，所述衬底内形成有深沟槽隔离和浅沟槽隔离，其中，所述深沟槽隔离的横截面为网格结构，所述衬底背面露出至少部分所述深沟槽隔离，所述深沟槽隔离在所述衬底中限定出第一数量的像素区以及位于所述第一数量的像素区之间的第二数量的公共衬底区，所述浅沟槽隔离形成于每个像素区的衬底正面并限定出感光区和电荷读取区；
多晶硅层，从所述衬底的背面保形覆盖所述衬底和所述深沟槽隔离，所述多晶硅层与各所述像素区和所述公共衬底区的衬底电连接；以及
栅极结构，形成于所述像素区表面，所述栅极结构及其下方的所述像素区构成MOS电容，其中，所述MOS电容的衬底端电压从所述衬底正面一侧施加于所述公共衬底区。
可选地，所述栅极结构包括堆叠于所述感光区和所述电荷读取区表面的栅介质层、浮栅、栅间介质层以及控制栅，其中，所述浮栅、所述栅间介质层以及所述控制栅从所述感光区延伸至所述电荷读取区；所述垂直电荷转移成像传感器还包括形成于所述电荷读取区且分别位于所述栅极结构两侧的源区和漏区，所述栅极结构与所述源区以及所述漏区构成读取晶体管。
可选地，所述深沟槽隔离下端的一部分区域从所述衬底背面露出，另一部分区域未露出；或者，所述深沟槽隔离的下端全部从所述衬底背面露出，从所述衬底背面暴露的所述深沟槽隔离的横截面为网格结构。
可选地，所述网格结构中，网格线上的各点对应的所述深沟槽隔离的下端区域与所述衬底正面之间的距离相同或者在一范围内变化。
可选地，所述网格结构中，网格线上的各点对应的所述深沟槽隔离的下端区域均突出于所述衬底背面或者均与所述衬底背面平齐；或者，网格线上的各点对应的所述深沟槽隔离的下端区域部分突出于所述衬底背面且部分与所述衬底背面平齐。
可选地，所述网格结构中，网格线的各交点对应的所述深沟槽隔离的下端区域较所述网格线的非交点对应的所述深沟槽隔离的下端区域更远离所述衬底背面。
可选地，所述垂直电荷转移成像传感器还包括：
层间介质层，形成于所述衬底的正面一侧且覆盖所述衬底以及所述栅极结构；
衬底电极插塞，贯穿所述层间介质层且电连接至所述公共衬底区；以及
金属连线层，形成于所述层间介质层表面，且电连接所述衬底电极插塞。
可选地，所述衬底还包括形成于所述第一数量的像素区和所述第二数量的公共衬底区外围的外围区，所述金属连线层延伸至所述外围区。
可选地，所述垂直电荷转移成像传感器还包括：
至少一个导通孔，位于所述外围区且贯穿所述衬底，所述导通孔与所述金属连线层电连接；以及
至少一个金属连接垫，形成于所述外围区且位于所述衬底的背面一侧，所述金属连接垫与相应的所述导通孔电连接，其中，所述衬底电极插塞通过所述金属连线层以及所述导通孔而与相应的所述金属连接垫电连接。
可选地，所述垂直电荷转移成像传感器还包括覆盖所述多晶硅层的高介电常数层。
一方面，本发明提供一种垂直电荷转移成像传感器的形成方法，所述形成方法包括：
提供衬底，所述衬底具有第一掺杂类型且包括相背的正面和背面；
在所述衬底的正面形成深沟槽隔离和浅沟槽隔离，所述深沟槽隔离和所述浅沟槽隔离从所述正面延伸至所述衬底内，所述深沟槽隔离的横截面为网格结构，以在所述衬底中限定出第一数量的像素区以及位于所述像素区之间的第二数量的公共衬底区，所述浅沟槽隔离在所述像素区内限定出感光区和电荷读取区；
在所述像素区表面形成栅极结构，并在所述电荷读取区形成源区和漏区，所述源区和漏区分别位于所述栅极结构的两侧；
从背面减薄所述衬底，以露出至少部分所述深沟槽隔离；
形成多晶硅层，所述多晶硅层从所述衬底的背面保形覆盖所述衬底以及所述深沟槽隔离，所述多晶硅层与各所述像素区和所述公共衬底区的衬底电连接，其中，所述栅极结构及其下方的所述像素区构成MOS电容，所述MOS电容的衬底端电压从所述衬底正面一侧施加于所述公共衬底区。
可选地，所述网格结构中，网格线的各交点对应的所述深沟槽隔离的下端区域较所述网格线的非交点对应的所述深沟槽隔离的下端区域更远离所述衬底正面；从背面减薄所述衬底，以露出至少部分所述深沟槽隔离后，至少所述网格线的各交点对应的所述深沟槽隔离的下端区域从所述衬底背面露出。
可选地，从背面减薄所述衬底时，先利用CMP工艺将所述衬底减薄至未暴露所述深沟槽隔离的第一厚度，再利用湿法蚀刻工艺将所述衬底减薄至暴露出至少部分所述深沟槽隔离的第二厚度。
可选地，形成所述多晶硅层包括：
在所述衬底的背面保形覆盖非晶硅层；以及
进行激光晶化工艺，将所述非晶硅层转化为所述多晶硅层。
本发明提供的垂直电荷转移成像传感器以及垂直电荷转移成像传感器的形成方法中，利用所述深沟槽隔离在所述衬底中限定出第一数量的像素区和第二数量的公共衬底区，所述深沟槽隔离在像素区之间形成有效隔离，有助于避免不同像素之间光电子的串扰；并且，所述栅极结构及其下方的像素区构成MOS电容，为了对所述MOS电容中作为电极的衬底施加电压，在衬底背面形成与各所述像素区和所述公共衬底区的衬底电连接的多晶硅层，所述MOS电容的衬底端电压从所述衬底正面一侧施加于所述公共衬底区，该衬底端电压通过公共衬底区和所述多晶硅层传递至各像素区的衬底，从而不需要在衬底背面形成金属电极，可以避免在衬底背面形成金属电极时存在的界面缺陷高以及接触电阻大的问题。
附图说明
图1是垂直电荷转移成像传感器的平面示意图。
图2是沿图1中XX'方向的垂直电荷转移成像传感器的截面示意图。
图3是本发明一实施例的垂直电荷转移成像传感器的截面示意图。
图4是是本发明一实施例的垂直电荷转移成像传感器的形成方法的流程示意图。
图5A至图5K是根据本发明一实施例的垂直电荷转移成像传感器的形成方法的截面示意图。
具体实施方式
以下结合附图和具体的实施例对本发明的垂直电荷转移成像传感器及其形成方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明的实施例，本发明的实施例不应该被认为仅限于图中所示区域的特定形状，而是可包括实际所得到的形状，比如制造引起的偏差。
参照图3，根据本发明实施例，一种垂直电荷转移成像传感器包括衬底10、形成于衬底10正面10a的栅极结构以及形成于衬底10背面10b的多晶硅层110a。
衬底10可以采用本领域各种适合的衬底，其材料可包括硅、锗、硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟等。所述衬底10具有第一掺杂类型，如p型或n型，本实施例以p型为例，衬底10例如为掺杂有硼或二氟化硼的硅衬底。衬底10具有相背的正面10a和背面10b。
衬底10内形成有深沟槽隔离DTI和浅沟槽隔离STI。浅沟槽隔离STI包括从衬底10正面10a形成的浅沟槽以及填充于所述浅沟槽内的隔离介质(如氧化硅或氮化硅等)。深沟槽隔离DTI包括形成于衬底10内的深沟槽以及填充于所述深沟槽内的隔离介质(如氧化硅或氮化硅等)。如图3所示，可选地，所述深沟槽隔离DTI包括至少部分区域贯穿衬底10的深沟槽、填充于所述深沟槽内的线性介质层105、沟槽电极106以及覆盖层107，其中线性介质层105和覆盖层107为填充在所述深沟槽内的隔离介质，线性介质层105和覆盖层107包裹沟槽电极106而使所述沟槽电极106与衬底10以及多晶硅层110a隔离。所述沟槽电极106为垂直电荷转移成像传感器提供了一个可操作的电极端，配合传感器中其它电极端，可实现多样化的操作方式，例如，通过在衬底10与沟槽电极106之间施加正偏压，能够提高深沟槽隔离DTI与衬底10的界面处的势垒，使光电子在该界面处被捕获的概率降低，有助于提高光电转换效率，改善暗电流及白像素问题。所述沟槽电极106可以延伸至衬底10的外围区域以与外部电信号连接。
根据本发明实施例，所述深沟槽隔离DTI的横截面为网格结构，以在衬底10中限定出第一数量的像素区A1以及位于该第一数量的像素区A1之间的第二数量的公共衬底区A2。所述第二数量大于或等于1。所述第一数量例如大于或等于所述第二数量。每个公共衬底区A2例如至少与两个像素区A1相邻，以被至少两个像素区A1共用。
根据具体形成工艺的设置，深沟槽隔离DTI横截面所构成的网格结构中，网格线上的各点对应的深沟槽隔离DTI的下端区域与衬底10正面10a之间的距离相同或者在一范围内变化。
所述衬底10背面10b露出至少部分深沟槽隔离DTI。具体而言，一实施例中，所述衬底10背面10b露出深沟槽隔离DTI的部分下端区域(“下端”指远离衬底10正面10a的一端，下同)，即，从深沟槽隔离DTI横截面所构成的网格结构来看，网格线上的各点对应的深沟槽隔离DTI的下端区域部分从衬底10背面10b露出而部分未露出。另一实施例中，所述衬底10背面10b露出深沟槽隔离DTI的全部下端区域，即，所述网格结构中，网格线上的各点对应的深沟槽隔离DTI的下端区域全部从衬底10背面10b露出，也即从衬底10背面10b暴露的深沟槽隔离DTI的横截面呈网格结构。
所述网格结构中，网格线上的各点对应的深沟槽隔离DTI的下端区域可以均突出于衬底10背面10b或者均与衬底10背面10b平齐；或者，网格线上的各点对应的深沟槽隔离DTI的下端区域部分突出于衬底10背面10b且部分与衬底10背面10b平齐。本发明不限于此，另一实施例中，所述网格结构中，网格线上的各点对应的深沟槽隔离DTI的下端区域中，部分暴露于衬底10背面10b(具体可以突出于衬底10背面10b或者与衬底10背面10b平齐)，部分位于衬底10内部。
如图3所示，本实施例中，深沟槽隔离DTI完全贯穿衬底10，从深沟槽隔离DTI横截面所构成的网格结构来看，网格线上的各点对应的深沟槽隔离DTI的下端区域均贯穿衬底10并暴露于衬底10背面10b，从衬底10背面10b暴露出的深沟槽隔离DTI的横截面为网格结构；并且，在所述网格结构中，网格线上的各点对应的深沟槽隔离DTI的下端区域与衬底10背面10b之间的距离可以相同或在一范围内变化。作为示例，网格线上的各点对应的深沟槽隔离DTI的下端区域与衬底10背面10b之间的距离在一范围内变化。所述网格线上的各点对应的深沟槽隔离DTI的下端区域可以均突出于衬底10背面10b，或者，部分下端区域突出于衬底10背面10b且部分下端区域与衬底10背面10b平齐。可选地，在深沟槽隔离DTI横截面所构成的网格结构中，网格线的各交点所对应的深沟槽隔离DTI的下端区域较网格线的非交点所对应的深沟槽隔离DTI的下端区域更远离衬底10背面10b。
浅沟槽隔离STI形成于每个像素区A1的衬底10正面10a，用于限定垂直电荷转移成像传感器像素中的感光区和电荷读取区。如图3所示，每个像素区A1被浅沟槽隔离STI分隔而形成感光区11和电荷读取区12。可以理解，以衬底10正面10a为基准，浅沟槽隔离STI在衬底10内的深度小于深沟槽隔离DTI在衬底10内的深度。
所述栅极结构位于衬底10正面10a并形成于各像素区A1表面。如图3所示，所述栅极结构包括堆叠于相应像素区A1的感光区11和电荷读取区12表面的栅介质层108、浮栅FG、栅间介质层109以及控制栅CG，本实施例中，所述栅极结构中的浮栅FG、栅间介质层109以及控制栅CG从下方像素区A1的感光区11延伸至电荷读取区12。多个像素区A1上的控制栅CG可连接形成字线WL。此外，公共衬底区A2上也可形成所述栅极结构，公共衬底区A2上的栅极结构中的控制栅CG与相邻的像素区A1上的栅极结构中的控制栅CG连接，进而连接至字线WL。字线WL可横跨公共衬底区A2。
所述栅极结构及其下方的像素区A1(即表面形成该栅极结构的像素区A1)构成MOS电容。所述MOS电容中，控制栅CG构成一个电极，像素区A1的衬底10构成另一个电极。
形成于像素区A1表面的所述栅极结构在延伸方向的两侧分别暴露出相应像素区A1中的部分电荷读取区12，所述垂直电荷转移成像传感器还包括形成于电荷读取区12且分别位于所述栅极结构两侧的源区S和漏区D(源区S和漏区D与所述栅极结构的位置关系可参考图1)，所述栅极结构与源区S和漏区D构成读取晶体管，所述读取晶体管用于进行电荷读取。在垂直电荷转移成像传感器进行感光时，对所述MOS电容中的两个电极施压，使控制栅CG相对于像素区A1的衬底10为正偏压，使得在衬底10中形成耗尽区，当光线从衬底10的背面10b入射，与衬底晶格碰撞而产生光电子，在所述耗尽区的电场作用下，所述光电子聚集到感光区11表面或者越过势垒进入浮栅FG，由于感光区11和电荷读取区12的浮栅FG相连，从而光电子聚集会使得电荷读取区12的浮栅FG状态发生变化，进而使得所述读取晶体管的漏端电流和/或阈值电压发生变化，垂直电荷转移成像传感器通过检测这种变化实现光电感测以及成像。本文以垂直电荷转移成像传感器像素中的读取晶体管为N型器件为例进行说明，其中，源区S和漏区D具有n型掺杂。可以理解，在读取晶体管为p型器件的情形中，源区S和漏区D具有p型掺杂。
如图3所示，垂直电荷转移成像传感器还包括多晶硅层110a，所述多晶硅层110a从衬底10背面10b一侧保形覆盖衬底10和暴露于衬底10背面10b的深沟槽隔离DTI。所述多晶硅层110a具有导电性，例如具有与衬底10相同的掺杂类型。本实施例中，所述多晶硅层110a接触各像素区A1和公共衬底区A2的衬底10，从而与各像素区A1和公共衬底区A2的衬底10电连接。
本实施例中，所述MOS电容的衬底端电压从衬底10正面10a施加至公共衬底区A2。该衬底端电压沿衬底10的厚度方向传递至多晶硅层110a，由于多晶硅层110a与各像素区A1的衬底10电连接，从而实现对多个像素区A1的衬底10施加电压的目的，电压的传递路径如图3中虚线箭头所示。
公共衬底区A2可具有形成于衬底10正面10a附近的衬底接触区(pick up，图未示)，所述衬底接触区具有大于周围衬底区域的第一掺杂类型掺杂浓度。所述MOS电容的衬底端电压可通过所述衬底接触区施加于公共衬底区A2，所述衬底接触区的掺杂浓度较大，有助于降低接触电阻。
为了避免由于衬底端电压的施加位置距离像素区A1的远近不同而导致施加在各个像素区A1的衬底10上的电压产生较大差异，影响感光性能，根据像素区A1的数量，可以在衬底10中分散设置多个公共衬底区A2，从而，在利用公共衬底区A2和多晶硅层110a对各像素区A1的衬底10施加电压时，从多个公共衬底区A2施加电压，有助于使得多晶硅层110a不同位置的电压均衡，即，使施加于各像素区A1的衬底10上的电压均衡。作为示例，所述第一数量和所述第二数量之比约100:1至200:1。
多晶硅层110a的厚度可以根据像素区A1隔离的需要以及导通性的需要设置。具体地，若多晶硅层110a的厚度过大，则连接相邻像素区A1的多晶硅层110a较厚，容易增大串扰风险，若多晶硅层110a的厚度过小，则会增加多晶硅层110a的电阻，导致电压损耗增大。作为示例，多晶硅层110a的厚度在0.1微米～0.5微米的范围，更具体地，例如在0.2微米～0.3微米的范围。
在衬底10背面10b，所述垂直电荷转移成像传感器还可包括覆盖多晶硅层110a的高介电常数层111。高介电常数层111采用高介电常数(例如大于3.9)的材料(如Al2O3、Ta2O5、ZrO2、LaO、BaZrO、AlO、HfZrO、HfZrON、HfLaO、HfSiON、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)或TiO2等)形成。利用高介电常数层111，可提高衬底10背面10b的势垒，降低光电子在衬底10背面10b附近被捕获的概率，有助于提高光电转换效率。
为了施加衬底端电压至公共衬底区A2，可在衬底10正面10a设置与公共衬底区A2电连接的电极结构，所述电极结构例如包括与公共衬底区A2电连接的衬底电极插塞以及金属连线层(图未示)。具体地，所述垂直电荷转移成像传感器可包括形成于衬底10正面10a的层间介质层、衬底电极插塞以及金属连线层，所述层间介质层覆盖衬底10以及所述栅极结构，所述衬底电极插塞贯穿所述层间介质层并电连接所述公共衬底区A2，所述金属连线层形成于所述层间介质层表面且电连接所述衬底电极插塞。所述层间介质层中另外还可形成电连接至上述读取晶体管的控制栅CG、源区(S)以及漏区(D)的导电插塞，所述金属连线层可与各所述导电插塞电连接。
衬底10还可包括位于上述第一数量的像素区A1和第二数量的公共衬底区A2外围的外围区，所述外围区可用于形成垂直电荷转移成像传感器的部分电路。
一实施例中，在衬底10正面10a一侧形成有互连结构以及与该互连结构连接的正面金属垫，所述正面金属垫作为所述衬底端电压的输入端口。所述互连结构可包括通过介质材料隔离的多个图形化的导电层以及导电插塞，上述金属连线层为所述互连结构的底层金属层。另一实施例中，所述垂直电荷转移成像传感器包括形成于所述外围区的至少一个导通孔以及形成于衬底10背面10b外围区的至少一个背面金属垫，所述导通孔贯穿衬底10并电连接至所述金属连线层，所述背面金属垫与相应的所述导通孔电连接，以通过相应的所述导通孔电连接至所述金属连线层，进而电连接至公共衬底区A2和多晶硅层110a，所述背面金属垫为所述衬底端电压的输入端口。需要说明的是，可以根据需要将施加衬底端电压的输入端口设置于衬底10正面10a一侧或者衬底10背面10b一侧，但是，根据本发明实施例，通过所述输入端口施加的衬底端电压的传递路径都要从衬底10正面10a一侧先施加于公共衬底区A2，再传递至多晶硅层110a，并通过多晶硅层110a施加至各像素区A1的衬底10。
本发明实施例还涉及一种垂直电荷转移成像传感器的形成方法，可用于制作上述实施例描述的垂直电荷转移成像传感器。以下参照图4及图5A至图5K对所述垂直电荷转移成像传感器的形成方法进行说明。
参照图4以及图5A，执行步骤S1，提供衬底10，所述衬底10具有第一掺杂类型且包括相背的正面10a和背面10b。作为示例，衬底10例如为硅衬底并且具有p型掺杂。
参照图4，执行步骤S2，在衬底10的正面10a形成深沟槽隔离DTI和浅沟槽隔离STI(可参照图5F)。所述深沟槽隔离DTI和所述浅沟槽隔离STI从正面10a延伸至衬底10内。所述深沟槽隔离DTI的横截面为网格结构，以在衬底10中限定出第一数量的像素区A1以及位于所述第一数量的像素区A1之间的第二数量的公共衬底区A2。所述浅沟槽隔离STI在所述像素区A1内限定出感光区11和电荷读取区12。
可选地，一实施例中，所述浅沟槽隔离STI可包括从衬底10正面10a一侧形成的浅沟槽以及填充于所述浅沟槽内的隔离介质。所述深沟槽隔离DTI可包括从衬底10正面10a一侧形成的深沟槽以及填充于所述深沟槽内的隔离介质。所述深沟槽隔离DTI和所述浅沟槽隔离STI中的隔离介质可包括氧化硅或氮化硅等。所述浅沟槽隔离STI以及所述深沟槽隔离DTI可采用常规的沟槽隔离制作工艺分别形成，本申请对所述浅沟槽隔离STI以及所述深沟槽隔离DTI的形成顺序不作特殊限制。本实施例中，所述深沟槽隔离DTI包括形成于衬底10正面10a的深沟槽、填充于所述深沟槽内的隔离介质以及沟槽电极，所述沟槽电极为垂直电荷转移成像传感器提供了一个可操作的电极端。以下以先形成浅沟槽隔离STI后形成深沟槽隔离DTI为例对步骤S2进行说明，在另一些实施例中，也可以先形成深沟槽隔离DTI，后形成浅沟槽隔离STI，或者同步形成。
作为示例，步骤S2包括如下过程：
首先，参照图5A，在衬底10正面10a堆叠垫氧化层101和第一硬掩模层102，并进行刻蚀，形成贯穿第一硬掩模层102、垫氧化层101和部分衬底10的浅沟槽，之后在所述浅沟槽内以及衬底10上沉积介质材料，并进行CMP工艺以暴露出第一硬掩模层102，所述浅沟槽及位于其内的介质材料构成浅沟槽隔离STI，垫氧化层101例如采用氧化硅，第一硬掩模层102例如采用氮化硅，所述浅沟槽从正面10a延伸至衬底10内的深度约100nm～400nm；
之后，参照图5B，在衬底10正面10a形成覆盖浅沟槽隔离STI和第一硬掩模层102的第二硬掩模层103(第二硬掩模层104例如为氮化硅层)，之后利用光刻工艺定义深沟槽隔离的位置，并进行刻蚀，形成贯穿第二硬掩模层103、第一硬掩模层102、垫氧化层101和部分衬底10的深沟槽DT，所述深沟槽DT从正面10a延伸至衬底10内的深度约1.5μm～2.5μm；所述深沟槽DT的横截面为网格结构(所述“横截面”与衬底10正面10a平行)，以定义出衬底10中第一数量的像素区A1以及位于所述像素区A1之间的第二数量的公共衬底区A2，所述浅沟槽隔离STI形成于各个像素区A1内，每个像素区A1包括被所述浅沟槽隔离STI分隔的感光区11和电荷读取区12；
之后，参照图5C，在深沟槽DT的内表面形成线性介质层105，在此之前可扩宽深沟槽DT的顶部以提升隔离性能，在形成线性介质层105后，可进行退火以修复深沟槽DT表面的缺陷，所述线性介质层105可包括氧化硅或氮化硅等，本实施例例如为氮化硅；
之后，参照图5D，在深沟槽DT内以及第二硬掩模层103上沉积导电材料，并利用CMP工艺以及刻蚀工艺，使位于各像素区A1周围的所述导电材料的上表面降至衬底10正面10a以下，形成位于深沟槽DT内的沟槽电极106，本实施例中，深沟槽DT及沟槽电极106可以延伸至衬底10的外围区，所述外围区位于像素区A1以及公共衬底区A2外围，为了方便引出，位于所述外围区的深沟槽DT内的沟槽电极106的上表面可以超过衬底10正面10a；
之后，参照图5E，在衬底10正面10a沉积介质材料并进行CMP工艺，露出第二硬掩模层103，然后在深沟槽DT内形成覆盖层107，线性介质层105和覆盖层107为填充在深沟槽DT内的隔离介质，沟槽电极106被线性介质层105和覆盖层107包裹从而与衬底10绝缘，深沟槽DT及位于所述深沟槽DT内的线性介质层105、覆盖层107以及沟槽电极106构成深沟槽隔离DTI；
之后，参照图5F，去除第二硬掩模层103和第一硬掩模层102。
参照图4和图5G，执行步骤S3，在像素区A1表面形成栅极结构，并在像素区A1的电荷读取区12形成源区和漏区，所述源区和所述漏区分别位于所述栅极结构的两侧。所述源区和所述漏区与所述栅极结构的位置关系可参考图1。
本实施例中，所述栅极结构包括堆叠于感光区11和电荷读取区12表面的栅介质层108、浮栅FG、栅间介质层109和控制栅CG，还可包括覆盖所述浮栅FG、栅间介质层109和控制栅CG侧面的侧墙，其中，浮栅FG、所述栅间介质层109、控制栅CG以及所述侧墙从感光区11延伸至电荷读取区12。可选地，多个所述栅极结构中的控制栅CG可相连而形成字线WL，并且，如图5G所示，至少部分所述字线WL横跨所述公共衬底区A2。形成所述栅极结构以及源区和漏区可采用本领域已知的工艺，如栅介质层108可在去除垫氧化层101后通过热氧化工艺在衬底10正面10a形成，为了制作垂直电荷转移成像传感器像素中读取晶体管的源区和漏区，在所述侧墙远离控制栅CG的一侧暴露出部分电荷读取区12，并通过离子注入在所述栅极结构延伸方向的两侧的电荷读取区12内分别形成源区和漏区。此处不再赘述。
在形成所述栅极结构之后，进一步地，还可在衬底10正面10a执行如下过程(图未示)：
形成层间介质层，所述层间介质层从正面10a一侧覆盖形成上述栅极结构后的衬底10；
在所述层间介质层中形成多个导电插塞并在所述层间介质层表面形成金属连线层，所述导电插塞贯穿所述层间介质层，并且，部分所述导电插塞电连接至所述控制栅CG，部分所述导电插塞电连接至所述源区，部分所述导电插塞电连接至所述漏区，部分所述导电插塞为衬底电极插塞，所述衬底电极插塞贯穿所述层间介质层并电连接至所述公共衬底区A2，本实施例中，公共衬底区A2上形成有栅极结构，则所述衬底电极插塞还贯穿所述栅极结构以电连接至公共衬底区A2，在形成所述衬底电极插塞时，可在相应的插塞孔中先形成介质层以隔离所述衬底电极插塞与所述栅极结构，所述金属连线层与各所述导电插塞电连接。
在完成衬底10正面10a一侧的工艺之后，参照图4，执行步骤S4，从背面减薄衬底10，以露出至少部分所述深沟槽隔离DTI。在减薄衬底10之前，可在衬底10正面10a一侧接合一载板，以作为支撑。
作为示例，首先，如图5H所示，利用CMP工艺，从背面10b将衬底10减薄至第一厚度，所述第一厚度可以根据需要设置，例如，当衬底10为所述第一厚度时，深沟槽隔离DTI的下端均未暴露；接着，如图5I所示，利用湿法蚀刻工艺，进一步从背面10b减薄衬底10至第二厚度，使得至少部分深沟槽隔离DTI暴露。
本实施例中，在完成上述CMP工艺以及湿法蚀刻工艺后，深沟槽隔离DTI所构成的网格结构中，网格线上的各点对应的深沟槽隔离DTI的下端(即远离衬底10正面10a的一端)区域均从衬底10背面10b露出且突出于衬底10背面10b。但不限于此，在另一实施例中，在完成上述CMP工艺以及湿法蚀刻工艺后，所述网格线上的各点对应的深沟槽隔离DTI的下端区域部分从衬底10背面10b露出(具体可突出于衬底10背面10b或者与衬底10背面10b平齐)而部分未露出，或者，在完成上述CMP工艺以及湿法蚀刻工艺后，所述网格线上的各点对应的深沟槽隔离DTI的下端区域均从衬底10背面10b露出且与衬底10背面10b平齐。利用深沟槽内的隔离介质的保护，可使沟槽电极106不被暴露。
本实施例中，在进行步骤S4以减薄衬底10之前，所述深沟槽隔离DTI在衬底10中的深度为对应的深沟槽从衬底10正面10a延伸至衬底10内的深度，所述深沟槽不同位置延伸至衬底10内的深度可以相同或不同。根据实际制作工艺，深沟槽隔离DTI横截面的网格结构中，网格线上的不同点对应的深沟槽隔离DTI的下端区域在衬底10中的深度并不完全一致，而是在一范围内变化。例如，在所述网格结构中，网格线的各交点所对应的深沟槽隔离DTI的下端区域较所述网格线的非交点所对应的深沟槽隔离DTI的下端区域更远离衬底10正面10a。如此一来，深沟槽隔离DTI的下端距离衬底10背面的距离也在一范围内变化，使得各像素区A1以及公共衬底区A2的衬底10厚度不均匀，而且介于深沟槽隔离DTI下端与衬底10背面10b之间的衬底10厚度也不均匀。
本实施例中，在所述网格结构中，网格线的各交点所对应的深沟槽隔离DTI的下端区域较所述网格线的非交点所对应的深沟槽隔离DTI的下端区域更远离衬底10正面10a，通过步骤S4从背面10b减薄衬底10以露出至少部分所述深沟槽隔离后，衬底10整体变薄，至少所述网格线的各交点对应的深沟槽隔离DTI的下端区域从衬底10背面10b露出。
通过步骤S4，可使得介于深沟槽隔离DTI下端与衬底10背面10b之间的衬底10全部被去除，这样各像素区A1和公共衬底区A2的衬底10厚度不受深沟槽隔离DTI在衬底10中的深度差异的影响，从而各像素区A1和公共衬底区A2的衬底10厚度较均匀，可以消除深沟槽隔离DTI在衬底10内的深度差异对于衬底10不同区域的厚度的影响。当通过步骤S4使介于深沟槽隔离DTI下端与衬底10背面10b之间的衬底10全部被去除后，深沟槽隔离DTI的下端全部暴露，所述网格线上的各点对应的深沟槽隔离DTI的下端区域与衬底10背面10b之间的距离例如在一范围内变化，所述网格线上的各点对应的深沟槽隔离DTI的下端区域可以均突出于衬底10背面10b，也可以一部分下端区域突出于衬底10背面10b且另一部分下端区域与衬底10背面10b平齐。可选地，在所述网格结构中，网格线的各交点所对应的深沟槽隔离DTI的下端区域较所述网格线的非交点所对应的深沟槽隔离DTI的下端区域更远离衬底10背面10b。
参照图4，执行步骤S5，形成多晶硅层，所述多晶硅层从衬底10的背面10b保形覆盖衬底10以及深沟槽隔离DTI，所述多晶硅层与各像素区A1和公共衬底区A2的衬底10电连接。
为了保护衬底10正面10a已形成的结构，形成多晶硅层的工艺尽可能采用低温工艺，避免高温。由于通常化学气相沉积工艺或者外延工艺形成单晶硅的温度较形成非晶硅的温度高，本实施例采用先形成非晶硅层再将其转化为多晶硅层的方法。
具体地，首先，参照图5I，在衬底10的背面10b形成非晶硅层110，所述非晶硅层110从衬底10背面10b一侧保形覆盖衬底10和深沟槽隔离DTI，所述非晶硅层110的生长温度例如被控制在450度以下。在形成非晶硅层110之前，可根据衬底10减薄后背面10b的暴露时间判断衬底10背面是否形成了自然氧化层，若未形成自然氧化层，则可以直接通过化学气相沉积工艺或者外延工艺沉积非晶硅层110，若存在自然氧化层，则优选先去除所述自然氧化层(例如采用SiCoNi蚀刻工艺)，再通过化学气相沉积工艺或者外延工艺沉积非晶硅层110。
接着，参照图5J，进行激光晶化工艺，将所述非晶硅层110转化为多晶硅层110a。在另一些实施例中，也可以采用其它技术将所述非晶硅层110转化为多晶硅层110a。
本实施例中，所述多晶硅层110a保形地覆盖于衬底10背面10b和被衬底10背面10b暴露的深沟槽隔离DTI表面。所述多晶硅层110a的厚度不受深沟槽隔离DTI的高度差异的影响，从而接触各像素区A1以及公共衬底区A2的多晶硅层110a厚度基本相同。当从衬底10正面10a一侧施加衬底端电压至所述公共衬底区A2时，所述衬底端电压通过公共衬底区A2和多晶硅层110a传递至各像素区A1的衬底10，由于形成于衬底10背面10b的所述多晶硅层110a的厚度均匀性好，便于控制所述多晶硅层110a的电阻所引起的电压损耗，有助于均衡施加于各所述像素区A1的衬底10上的电压。
参照图5K，可选地，在完成上述步骤S5后，进一步可以在多晶硅层110a表面形成高介电常数层111。
上述实施例描述的垂直电荷转移成像传感器及垂直电荷转移成像传感器的形成方法中，贯穿衬底100的深沟槽隔离DTI在衬底10中限定出第一数量的像素区A1以及位于所述像素区A1之间的第二数量的公共衬底区A2，所述深沟槽隔离DTI可以使得像素区A1之间形成有效隔离，避免串扰；并且，在像素区A1表面形成的栅极结构与相应像素区A1构成MOS电容，为了对所述MOS电容中作为电极的衬底10施加衬底端电压，在衬底10背面10b覆盖多晶硅层110a，所述多晶硅层110a与各像素区A1和公共衬底区A2的衬底10电连接，从衬底10正面10a一侧施加于所述公共衬底区A2的衬底端电压可通过公共衬底区A2和多晶硅层110a传递至各像素区A1的衬底10。利用上述实施例描述的垂直电荷转移成像传感器的形成方法，对MOS电容中作为电极的衬底10施加所述衬底端电压不需要在衬底10背面10b形成接触衬底10的金属电极，可以避免形成这种金属电极时存在的界面缺陷高以及接触电阻大的问题；此外，相较于从衬底10的外围区直接施加电压至各个像素区A1的衬底10，通过从所述衬底10正面10a一侧施加所述衬底端电压于所述公共衬底区A2，可以减小电压损耗，有助于使各个像素区A1对应的衬底端电压均衡。
需要说明的是，本说明书中的实施例采用递进的方式描述，每个部分重点说明的都是与前述部分的不同之处，各个部分之间相同和相似的地方互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何定义，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (14)

1.一种垂直电荷转移成像传感器，其特征在于，包括：
衬底，具有第一掺杂类型且包括相背的正面和背面，所述衬底内形成有深沟槽隔离和浅沟槽隔离，其中，所述深沟槽隔离的横截面为网格结构，所述衬底背面露出至少部分所述深沟槽隔离，所述深沟槽隔离在所述衬底中限定出第一数量的像素区以及位于所述第一数量的像素区之间的第二数量的公共衬底区，所述浅沟槽隔离形成于每个像素区的衬底正面并限定出感光区和电荷读取区；
多晶硅层，从所述衬底的背面保形覆盖所述衬底和所述深沟槽隔离，所述多晶硅层与各所述像素区和所述公共衬底区的衬底电连接；以及
栅极结构，形成于所述像素区表面，所述栅极结构及其下方的所述像素区构成MOS电容，其中，所述MOS电容的衬底端电压从所述衬底正面一侧施加于所述公共衬底区。
2.如权利要求1所述的垂直电荷转移成像传感器，其特征在于，所述栅极结构包括堆叠于所述感光区和所述电荷读取区表面的栅介质层、浮栅、栅间介质层以及控制栅，其中，所述浮栅、所述栅间介质层以及所述控制栅从所述感光区延伸至所述电荷读取区；所述垂直电荷转移成像传感器还包括形成于所述电荷读取区且分别位于所述栅极结构两侧的源区和漏区，所述栅极结构与所述源区以及所述漏区构成读取晶体管。
3.如权利要求1所述的垂直电荷转移成像传感器，其特征在于，所述网格结构中，网格线上的各点对应的所述深沟槽隔离的下端区域部分从所述衬底背面露出而部分未露出；或者，所述网格结构中，网格线上的各点对应的所述深沟槽隔离的下端区域全部从所述衬底背面露出，从所述衬底背面暴露的所述深沟槽隔离的横截面为网格结构。
4.如权利要求1所述的垂直电荷转移成像传感器，其特征在于，所述网格结构中，网格线上的各点对应的所述深沟槽隔离的下端区域与所述衬底正面之间的距离相同或者在一范围内变化。
5.如权利要求1所述的垂直电荷转移成像传感器，其特征在于，所述网格结构中，网格线上的各点对应的所述深沟槽隔离的下端区域均突出于所述衬底背面或者均与所述衬底背面平齐；或者，网格线上的各点对应的所述深沟槽隔离的下端区域部分突出于所述衬底背面且部分与所述衬底背面平齐。
6.如权利要求1所述的垂直电荷转移成像传感器，其特征在于，所述网格结构中，网格线的各交点对应的所述深沟槽隔离的下端区域较所述网格线的非交点对应的所述深沟槽隔离的下端区域更远离所述衬底背面。
7.如权利要求1至6任一项所述的垂直电荷转移成像传感器，其特征在于，还包括：
层间介质层，形成于所述衬底的正面一侧且覆盖所述衬底以及所述栅极结构；
衬底电极插塞，贯穿所述层间介质层且电连接至所述公共衬底区；以及
金属连线层，形成于所述层间介质层表面，且电连接所述衬底电极插塞。
8.如权利要求7所述的垂直电荷转移成像传感器，其特征在于，所述衬底还包括形成于所述第一数量的像素区和所述第二数量的公共衬底区外围的外围区，所述金属连线层延伸至所述外围区。
9.如权利要求8所述的垂直电荷转移成像传感器，其特征在于，还包括：
至少一个导通孔，位于所述外围区且贯穿所述衬底，所述导通孔与所述金属连线层电连接；以及
至少一个金属连接垫，形成于所述外围区且位于所述衬底的背面一侧，所述金属连接垫与相应的所述导通孔电连接，其中，所述衬底电极插塞通过所述金属连线层以及所述导通孔而与相应的所述金属连接垫电连接。
10.如权利要求1至6任一项所述的垂直电荷转移成像传感器，其特征在于，还包括覆盖所述多晶硅层的高介电常数层。
11.一种垂直电荷转移成像传感器的形成方法，其特征在于，所述形成方法包括：
提供衬底，所述衬底具有第一掺杂类型且包括相背的正面和背面；
在所述衬底的正面形成深沟槽隔离和浅沟槽隔离，所述深沟槽隔离和所述浅沟槽隔离从所述正面延伸至所述衬底内，所述深沟槽隔离的横截面为网格结构，以在所述衬底中限定出第一数量的像素区以及位于所述像素区之间的第二数量的公共衬底区，所述浅沟槽隔离在所述像素区内限定出感光区和电荷读取区；
在所述像素区表面形成栅极结构，并在所述电荷读取区形成源区和漏区，所述源区和漏区分别位于所述栅极结构的两侧；
从背面减薄所述衬底，以露出至少部分所述深沟槽隔离；
形成多晶硅层，所述多晶硅层从所述衬底的背面保形覆盖所述衬底以及所述深沟槽隔离，所述多晶硅层与各所述像素区和所述公共衬底区的所述衬底电连接，其中，所述栅极结构及其下方的所述像素区构成MOS电容，所述MOS电容的衬底端电压从所述衬底正面一侧施加于所述公共衬底区。
12.如权利要求11所述的形成方法，其特征在于，所述网格结构中，网格线的各交点对应的所述深沟槽隔离的下端区域较所述网格线的非交点对应的所述深沟槽隔离的下端区域更远离所述衬底正面；从背面减薄所述衬底，以露出至少部分所述深沟槽隔离后，至少所述网格线的各交点对应的所述深沟槽隔离的下端区域从所述衬底背面露出。
13.如权利要求11所述的形成方法，其特征在于，从背面减薄所述衬底时，先利用CMP工艺将所述衬底减薄至未暴露所述深沟槽隔离的第一厚度，再利用湿法蚀刻工艺将所述衬底减薄至暴露出至少部分所述深沟槽隔离的第二厚度。
14.如权利要求11所述的形成方法，其特征在于，形成所述多晶硅层包括：
在所述衬底的背面保形覆盖非晶硅层；以及
进行激光晶化工艺，将所述非晶硅层转化为所述多晶硅层。
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