KR20060076455A - 칩 스택 패키지 - Google Patents

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조철호
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Abstract

본 발명은 패키지 공정 비용을 감소시킬 수 있는 칩 스택 패키지를 개시한다. 개시된 본 발명은, 센터패드형의 제1반도체 칩; 상기 제1반도체 칩의 상면에 부착되며, 인너리드 부분 및 아우터리드 부분으로 나뉘어지는 제1리드; 상기 제1반도체 칩의 본딩패드와 제1리드의 인너리드 부분을 전기적으로 연결시키는 제1금속와이어; 상기 제1리드를 포함한 제1반도체 칩의 상부에 배치된 센터패드형의 제2반도체 칩; 상기 제2반도체 칩의 상면에 일단이 부착되고 타단이 제1리드와 전기적으로 연결되는 제2리드; 상기 제2반도체 칩의 본딩패드와 제2리드의 일단을 전기적으로 연결시키는 제2금속와이어; 및 상기 제1반도체 칩의 하부면 및 제1리드의 아우터리드 부분을 제외한 제1 및 제2반도체 칩과 제1 및 제2리드를 밀봉하는 봉지제;를 포함한다.

Description

칩 스택 패키지{Chip Stack Package}
도 1은 종래 칩 스택 패키지를 설명하기 위한 도면.
도 2는 본 발명의 실시예에 따른 칩 스택 패키지를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 제1반도체 칩 12, 22 : 본딩패드
13 : 제1리드 14 : 제1금속와이어
21 : 제2반도체 칩 23 : 제2리드
24 : 제2금속와이어 25 : 봉지제
본 발명은 칩 스택 패키지(Chip Stack Package)에 관한 것으로, 특히, 패키지 공정 비용을 감소시킬 수 있는 칩 스택 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향 상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기 및 전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 즉, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간 내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등의 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(Stack) 기술이 제안되었다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 반도체 칩, 또는 반도체 패키지를 수직으로 쌓아 올린 것으로서, 이러한 스택 기술에 의하면, 예를 들어 2개의 64M DRAM을 스택하여 128M DRAM으로 구성할 수 있고, 또한, 2개의 128M DRAM을 스택하여 256M DRAM으로 구성할 수 있다. 따라서, 스택 패키지는 메모리 용량 증대와 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점이 있기 때문에, 이러한 스택 패키지에 대한 연구 및 개발은 가속화 되고 있는 실정이다.
도 1은 종래 칩 스택 패키지를 설명하기 위한 도면이다.
도 1에 도시된 바와 같이, 센터 패드(3,4)를 가진 제1반도체 칩(1)과 제2반도체 칩(2)을 접착제(5)를 이용해 패드가 서로 다른 방향으로 향하도록 접착하고, 상기 제1반도체 칩(1)과 제2반도체 칩(2)에 리드프레임(6)의 인너리드를 접착제를 통해 접착하며, 상부와 하부에서 각각 제1반도체 칩(1)과 제2반도체 칩(2)의 센터 패드(3,4)를 상기 리드프레임(6)의 인너리드에 와이어(7,8)를 본딩하여 몰딩 수지(9)로 몰딩시켜 스택 패키지를 구현한다.
그러나, 센터 패드를 갖는 반도체 칩은 가장자리에 패드가 배치된 반도체 칩에 비해 칩 스택 방법이 매우 어렵다. 또한, 하나의 패키지에 두 개의 반도체 칩과 두 개의 리드프레임이 필요하기 때문에 기판을 매우 얇게 그라인딩(Grinding) 해야 하며, 이에 따라 후속의 공정에서 기판 핸들링(Handling) 상의 이유로 인해 패키지 손실을 초래하게 된다. 그리고, 패키지 내부 구조가 상하 대칭 구조를 가지고 있기 때문에 몰드(Mold), 트림(Trim) 및 폼(Form) 공정을 진행하는데 신규 장비가 필요하므로, 패키지 공정 비용이 증가하게 되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 패키지 공정 비용을 감소시킬 수 있는 칩 스택 패키지를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 센터패드형의 제1반도체 칩; 상기 제1반도체 칩의 상면에 부착되며, 인너리드 부분 및 아우터리드 부분으로 나뉘어지는 제1리드; 상기 제1반도체 칩의 본딩패드와 제1리드의 인너리드 부분을 전기적으로 연결시키는 제1금속와이어; 상기 제1리드를 포함한 제1반도체 칩의 상부에 배치된 센터패드형의 제2반도체 칩; 상기 제2반도체 칩의 상면에 일단이 부착되고 타단이 제1리드와 전기적으로 연결되는 제2리드; 상기 제2반도체 칩의 본딩패드 와 제2리드의 일단을 전기적으로 연결시키는 제2금속와이어; 및 상기 제1반도체 칩의 하부면 및 제1리드의 아우터리드 부분을 제외한 제1 및 제2반도체 칩과 제1 및 제2리드를 밀봉하는 봉지제;를 포함한다.
여기에서, 상기 제1반도체 칩 하부면에 부착된 방열판을 더 포함한다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 칩 스택 패키지를 설명하기 위한 도면이다.
도 2에 도시된 바와 같이, 센터패드형의 제1반도체 칩(11)이 구비되며, 상기 상기 제1반도체 칩(11)의 상면에 제1리드(13)가 부착된다. 이때, 상기 제1리드(13)는 인너리드(13a) 부분 및 아우터리드(13b) 부분으로 나뉘어진다. 상기 제1금속와이어(14)는 상기 제1반도체 칩(11)의 본딩패드(12)와 제1리드(13)의 인너리드(13a) 부분을 전기적으로 연결시킨다. 상기 제1리드(13)를 포함한 제1반도체 칩(11)의 상부에 센터패드형의 제2반도체 칩(21)이 배치되며, 상기 제2반도체 칩(21)의 상면에 제2리드(23)가 부착된다. 이때, 제2리드(23)는 일단이 제2반도체 칩(21)의 상면에 부착되고, 타단이 제1리드(13)와 전기적으로 연결된다. 상기 제2금속와이어(24)는 상기 제2반도체 칩(21)의 본딩패드(22)와 제2리드(23)의 일단을 전기적으로 연결시킨다. 상기 제1반도체 칩(11)의 하부면 및 제1리드(13)의 아우터리드(13b) 부분을 제외한 제1 및 제2반도체 칩(11, 21)과 제1 및 제2리드(13, 23)를 봉지제(25)에 의해 밀봉한다.
또한, 본 발명에서는 상기 반도체 칩의 열방출 특성을 개선하기 위해 제1반도체 칩 하부면에 방열판을 부착할 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 칩 스택 패키지 공정시 반도체 칩의 하부면이 노출되도록 함으로써 웨이퍼의 두께에 있어서 마진 확보가 가능하며, 고속 동작 디바이스에서 열방출 특성을 개선시킬 수 있다.
또한, 제1반도체 칩과 제2반도체 칩이 서로 같은 방향을 향하도록 배치할 수 있어 동일한 웨이퍼로 칩 스택 패키지를 구현할 수 있다. 이로 인해, 종래 칩 스택 패키지 공정과 달리, 패키지 공정 비용을 감소시킬 수 있다.

Claims (2)

  1. 센터패드형의 제1반도체 칩;
    상기 제1반도체 칩의 상면에 부착되며, 인너리드 부분 및 아우터리드 부분으로 나뉘어지는 제1리드;
    상기 제1반도체 칩의 본딩패드와 제1리드의 인너리드 부분을 전기적으로 연결시키는 제1금속와이어;
    상기 제1리드를 포함한 제1반도체 칩의 상부에 배치된 센터패드형의 제2반도체 칩;
    상기 제2반도체 칩의 상면에 일단이 부착되고 타단이 제1리드와 전기적으로 연결되는 제2리드;
    상기 제2반도체 칩의 본딩패드와 제2리드의 일단을 전기적으로 연결시키는 제2금속와이어; 및
    상기 제1반도체 칩의 하부면 및 제1리드의 아우터리드 부분을 제외한 제1 및 제2반도체 칩과 제1 및 제2리드를 밀봉하는 봉지제;를 포함하는 것을 특징으로 하는 칩 스택 패키지.
  2. 제 1 항에 있어서, 상기 제1반도체 칩 하부면에 부착된 방열판을 더 포함하는 것을 특징으로 하는 칩 스택 패키지.
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