KR20060074999A - 스크래치가 방지되는 반도체장치의 제조 방법 - Google Patents

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Abstract

본 발명은 셀지역과 주변지역간 단차를 완화시키기 위한 후속 층간절연막의 CMP 공정시에 스크래치 소스로 작용하는 플레이트전극 증착시 발생된 메탈 파티클을 제거할 수 있는 반도체장치의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치의 제조 방법은 주변지역과, 표면에 뾰족한 파티클이 생성된 메탈 플레이트전극을 포함하는 캐패시터가 형성된 셀지역이 정의된 반도체 기판을 준비하는 단계, 상기 플레이트전극과 뾰족한 파티클을 포함한 전면에 스텝커버리지가 좋지 않은 층간절연막을 형성하는 단계, 상기 층간절연막을 일부 식각하여 상기 뾰족한 파티클의 일부 측면을 노출시키는 단계, 상기 층간절연막으로부터 상기 뾰족한 파티클의 상부가 떨어져 나가도록 상기 측면이 노출된 뾰족한 파티클을 선택적으로 제거하는 단계, 및 상기 셀지역과 상기 주변지역간 단차 완화를 위해 화학적기계적연마를 통해 상기 층간절연막을 평탄화시키는 단계를 포함하고, 이와 같이 본 발명은 스크래치 소스로 작용하는 플레이트전극 증착시 발생된 뾰족한 파티클의 일부를 제거해주므로써, CMP 공정시에 스크래치가 발생하지 않는다.
플레이트전극, 스크래치, CMP, 입술결함, 파티클, CVD TiN

Description

스크래치가 방지되는 반도체장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE PREVENTED SCRATCH}
도 1은 종래기술에 따른 반도체장치의 제조 방법을 개략적으로 도시한 도면,
도 2a는 스크래치로 인한 입술결함을 나타낸 도면,
도 2b는 입술결함에 의한 M1 브릿지를 나타낸 도면,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제1층간절연막
23 : 스토리지노드콘택 24 : 제2층간절연막
25 : 스토리지노드 26 : 유전막
27 : 플레이트전극 28 : 뾰족한 파티클
29, 29a, 29b, 29c : 제3층간절연막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 화학적기계적연마 중의 스크래치를 방지할 수 있는 반도체장치의 제조 방법에 관한 것이다.
최근에 반도체 메모리 장치가 고집적화됨에 따라, 다층 배선의 필요성이 점점 증가하고 있으며, 이러한 다층 배선을 형성함에 있어서 하부층의 배선과 상부층의 배선을 절연시키기 위한 층간절연막의 역할은 매우 중요하다. 이러한 층간절연막의 평탄화는 후속으로 형성하는 상부층의 포토공정의 마진(photolithography margin)과 평탄화에 매우 중요한 영향을 미친다.
통상적으로 층간절연막의 평탄화 방법으로는, 화학적기계적연마(Chemical Mechanical Polishing: CMP) 방법이 주로 사용되고 있으며, 이 방법은 단차를 가진 반도체 기판을 연마패드위에 밀착시킨 후 슬러리를 이용하여 반도체 기판을 연마함으로써 평탄화를 이루는 방법이다.
도 1은 종래기술에 따른 반도체장치의 제조 방법을 개략적으로 도시한 도면이다.
도 1에 도시된 바와 같이, 셀지역과 주변영역이 정의된 반도체 기판(11) 상부에 제1층간절연막(12)을 형성하고, 제1층간절연막(12)을 관통하여 반도체 기판(11)의 일부와 연결되는 스토리지노드콘택(13)을 형성한다.
이어서, 제1층간절연막(12) 상에 제2층간절연막(14)을 형성한 후, 제2층간절연막(14)을 선택적으로 식각하여 캐패시터의 스토리지노드가 형성될 홀을 형성하 고, 이 홀의 내부에 실린더 구조를 갖는 스토리지노드(15)를 형성한다.
다음으로, 스토리지노드(15) 상에 유전막(16)을 형성한 후, 유전막(16) 상에 플레이트전극(Plate electrode, 17)을 형성한다. 이때, 플레이트전극(17)과 유전막(16)은 선택적으로 패터닝 공정을 거쳐 셀지역에만 형성하는데, 이로써 캐패시터는 셀지역에만 형성되는 것이다.
다음으로, 플레이트전극(17)을 포함한 반도체 기판(11)의 전면에 제3층간절연막(18)을 증착한 후, 셀지역과 주변영역간 단차 완화를 위해 CMP 공정을 진행하여 제3층간절연막(18)을 평탄화시킨다. 여기서, 제3층간절연막(18)은 PETEOS로 형성한다.
이어, 후속 공정으로 금속배선 공정을 진행한다.
위와 같은 종래기술은, 충분한 정전용량 확보를 위해 MIM(Metal Insulator Metal) 구조의 캐패시터를 적용하는데, 이때, 캐패시터의 플레이트전극(17)은 폴리실리콘막, PVD TiN, CVD TiN의 순서로 적층한 CVD TiN/PVD TiN/폴리실리콘막의 적층구조를 이용한다.
그러나, 종래기술은 플레이트전극(17)의 최상부층인 CVD TiN을 증착할 때 여러가지 결함이 발생하는데, 특히 큰 파티클들(Lage particle, 19a/19b)이 발생한다. 이때, 큰 파티클들(19a, 19b)은 CVD TiN 증착시 증착챔버의 측벽에도 TiN이 증착되고, 이 챔버 측벽에 증착된 TiN들이 웨이퍼 이동시에 떨어져 나가 CVD TiN 표면에 달라붙어 발생하는 것들로서, TiN외에도 플레이트전극(17)으로서 금속막 또는 금속산화막을 사용하는 경우에 발생한다.
이러한 큰 파티클들(19a, 19b)은 계속 후속 공정시에 존재하여 제3층간절연막(18)의 CMP 공정을 진행할 때 부러지면서 스크래치(Scratch)를 유발하는 원인이 된다. 특히, 보다 둥근 형태의 파티클(19a)은 후속 CMP 공정시에 스크래치를 발생에 영향을 미치지 않지만, 뾰족하게 생긴 파티클(19b)은 스트래치 소스로 작용한다.
따라서, 제3층간절연막(18)의 CMP 공정시 뾰족한 파티클(19b)은 CMP 시작과 동시에 부러져 제3층간절연막(18) 표면에 존재하게 되고, 이 뾰족한 파티클(19b)이 메탈물질인 TiN이기 때문에 산화막용 슬러리를 사용하는 CMP 공정에서는 연마되지 않고, 제3층간절연막(18)에 스크래치만 유발시킨다.
이와 같이 부러진 뾰족한 파티클은 CMP가 끝날 때까지 수많은 스크래치를 발생시키고, 이러한 스크래치는 후속 금속배선(M1) 형성시 브릿지(Bridge)를 일으킬 확률이 상당히 높고 현재 브릿지를 일으켜 수율저하를 유발하고 있다.
도 2a는 스크래치로 인한 입술결함을 나타낸 도면이고, 도 2b는 입술결함에 의한 M1 브릿지를 나타낸 도면이다.
결국, 종래기술은 제3층간절연막(18)의 CMP 공정전에 발생된 수십개의 큰 파티클들이 CMP 공정시에 연마되지 않고 부러져 메카니컬(Mechanical)하게 계속 잔류하여 제3층간절연막(18)에 스크래치를 유발시켜 수율을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 셀지 역과 주변지역간 단차를 완화시키기 위한 후속 층간절연막의 CMP 공정시에 스크래치 소스로 작용하는 플레이트전극 증착시 발생된 메탈 파티클을 제거할 수 있는 반도체장치의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치의 제조 방법은 주변지역과, 표면에 뾰족한 파티클이 생성된 메탈 플레이트전극을 포함하는 캐패시터가 형성된 셀지역이 정의된 반도체 기판을 준비하는 단계, 상기 플레이트전극과 뾰족한 파티클을 포함한 전면에 스텝커버리지가 좋지 않은 층간절연막을 형성하는 단계, 상기 층간절연막을 일부 식각하여 상기 뾰족한 파티클의 일부 측면을 노출시키는 단계, 상기 층간절연막으로부터 상기 뾰족한 파티클의 상부가 떨어져 나가도록 상기 측면이 노출된 뾰족한 파티클을 선택적으로 제거하는 단계, 및 상기 셀지역과 상기 주변지역간 단차 완화를 위해 화학적기계적연마를 통해 상기 층간절연막을 평탄화시키는 단계를 포함하는 것을 특징으로 하고, 상기 측면이 노출된 뾰족한 파티클을 선택적으로 제거하는 단계는 습식식각 또는 건식식각으로 진행하는 것을 특징으로 하며, 상기 습식식각은 황산(H2SO4)과 과수(H2O2)가 혼합된 용액 또는 암모니아수(NH4OH), 과수(H2O2) 및 탈이온수(DI)가 혼합된 용액을 이용하는 것을 특징으로 하고, 상기 건식식각은 클로린(Cl) 계열의 가스를 이용하는 것을 특징으로 하고, 상기 스텝커버리지가 좋지 않은 층간절연막을 형성하는 단계는 USG 또는 PETEOS로 형성하는 것을 특징으로 하며, 상기 층간절연막을 일부 식각하여 상기 뾰족한 파티클의 일부 측면을 노출시키는 단계는 습식식각 또는 건식화학적식각을 이용하는 것을 특징으로 하며, 상기 셀지역과 상기 주변지역간 단차 완화를 위한 화학적기계적연마 전에 상기 떨어져 나간 뾰족한 파티클을 제거하기 위한 세정 또는 스크러빙을 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예는 MIM 구조의 캐패시터를 형성하고, 제3층간절연막의 CMP 공정시 스크래치를 줄이는 방법을 제안하는 것이며, 우선 자체적으로 플레이트전극으로 사용된 CVD TiN에서 큰 파티클의 수를 줄이는 것도 중요하지만 본 발명의 실시예에서는 스크래치에 큰 영향을 미치는 뾰족한 파티클의 형태를 스크래치에 영향을 미치지 않은 형태로 바꾸어 주는 방법을 제안한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체장치의 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 셀지역과 주변영역이 정의된 반도체 기판(21) 상부에 제1층간절연막(22)을 형성하고, 제1층간절연막(22)을 관통하여 반도체 기판(21)의 일부와 연결되는 스토리지노드콘택(23)을 형성한다.
여기서, 제1층간절연막(22) 형성전에는 통상적으로 알려진 바와 같이, 트랜 지스터 및 비트라인 등이 형성되며, 따라서 제1층간절연막(22)은 다층 구조일 수 있고, 스토리지노드콘택(23) 아래에는 랜딩플러그콘택(Landing Plug Contact)가 미리 형성될 수도 있다.
그리고, 스토리지노드콘택(23)의 형성 과정은, 제1층간절연막(22)을 식각하여 스토리지노드콘택홀을 형성한 후, 이 스토리지노드콘택홀을 채울때까지 폴리실리콘막 또는 텅스텐막을 증착하고 에치백 또는 CMP 공정을 진행하여 이웃한 스토리지노드콘택(23)간 서로 분리되는 구조로 형성한다. 여기서, 스토리지노드콘택(23)이 폴리실리콘막으로 형성한 경우에는 스토리지노드콘택(23)과 스토리지노드간 오믹콘택을 제공하기 위해 배리어메탈(Barrier metal)이 삽입될 수 있고, 텅스텐막으로 형성하는 경우에도 배리어메탈이 삽입될 수 있다. 이때, 배리어메탈은 티타늄실리사이드(TiSi2)가 사용되고, 티타늄실리사이드는 스토리지노드콘택(23)과 후속 스토리지노드간 오믹콘택(Ohmic contact)을 제공하여 접촉저항 특성을 향상시킨다.
위와 같이, 스토리지노드콘택(23)을 형성한 후에, 제1층간절연막(22) 상에 제2층간절연막(24)을 형성한 후, 제2층간절연막(24)을 선택적으로 식각하여 캐패시터의 스토리지노드가 형성될 홀을 형성하고, 스토리지노드분리 공정을 진행하여 홀의 내부에 실린더 구조를 갖는 스토리지노드(25)를 형성한다. 여기서, 제2층간절연막(24)은 PSG(Phosphorous Silicate Glass)와 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)의 적층구조로 이루어지며, PSG는 7000Å 두께로 형성하고, PETEOS는 16000Å 두께로 형성한다.
스토리지노드(25)를 형성하기 위한 스토리지노드분리 공정은, 먼저 홀이 형성된 제2층간절연막(24)의 표면 상에 먼저 Ti, TiN, HfN, VN, W, WN, Pt, Ru, RuO2, Ir, IrO2, Rh 또는 Pd 중에서 선택되는 금속막을 물리기상증착(PVD), 화학기상증착(CVD), 원자층증착(ALD) 또는 전기도금(Electro plating) 방식을 이용하여 20Å∼300Å 두께로 증착한다. 이어서, 제2층간절연막(24) 상부에 형성된 금속막을 화학적기계적연마(CMP)나 에치백(Etchback) 등의 방법으로 제거하여 제2층간절연막(24)에 형성된 홀의 내부에 실린더 형태의 스토리지노드(25)을 형성한다. 이때, 금속막을 제거할 때 연마재나 식각된 입자 등의 불순물이 실린더 내부에 부착되는 등의 우려가 있으므로, 스텝커버리지가 좋은 예컨대, 포토레지스트로 홀의 내부를 모두 채운 후에, 제2층간절연막(24)의 표면이 노출될 때까지 연마 또는 에치백을 수행하고, 홀 내부의 포토레지스트를 애싱(ashing)하여 제거하는 것이 좋다.
전술한 바와 같이, 스토리지노드(25)를 형성한 후에, 스토리지노드(25)를 포함한 전면에 유전막(26)을 형성한 후, 유전막(26) 상에 플레이트전극(Plate electrode, 27)을 형성한다. 이때, 플레이트전극(27)과 유전막(26)은 선택적으로 패터닝 공정을 거쳐 셀지역에만 형성하는데, 이로써 캐패시터는 셀지역에만 형성되는 것이다.
한편, 유전막(26)은 SiO2, Si3N4, ONO, Ta2O5, Al 2O3, TiO2 또는 HfO2로 형성하며, 플레이트전극(27)은 폴리실리콘막, PVD TiN, CVD TiN의 순서로 적층한 CVD TiN/PVD TiN/폴리실리콘막의 적층구조를 이용한다. 여기서, PVD TiN은 물리기상증 착법(PVD)으로 증착한 TiN이고, CVD TiN은 화학기상증착법(CVD)으로 증착한 TiN이다.
결국, 캐패시터는 스토리지노드와 플레이트전극이 모두 금속막 구조를 갖는 MIM 구조의 캐패시터가 된다.
한편, 플레이트전극(27)은 Ti, TiN, HfN, VN, W, WN, Pt, Ru, RuO2, Ir, IrO2, Rh 또는 Pd 중에서 선택되는 금속막 또는 금속산화막을 이용해도 된다.
위와 같이, 플레이트전극(27)을 형성한 후의 결과를 살펴보면, 종래기술과 동일하게 플레이트전극(27) 표면에는 큰 파티클들이 발생하는데, 예컨대 둥근 형태의 파티클과 뾰족한 파티클(28)이 발생한다. 이하, 둥근 형태의 파티클은 후속 CMP 공정시 스크래치 발생에 영향을 미치지 않으므로 도시를 생략하고, 뾰족한 파티클(28)만 도시하여 설명하기로 한다.
도 3b에 도시된 바와 같이, 뾰족한 파티클(28)이 표면에 발생된 플레이트전극(27)을 포함한 반도체 기판(21)의 전면에 제3층간절연막(29)을 증착한다.
이때, 제3층간절연막(29)은 스텝커버리지(Step coverage)가 좋지 않은 SiH4 베이스 산화막(예, USG)으로 형성하거나, PETEOS로 형성한다. 여기서, PETEOS로 형성할 때는 증착조건을 조절하여 스텝커버리지를 나쁘게 한다.
예컨대, 스텝커버리지가 좋지 않다라는 것은 플레이트전극(27) 상에 증착되는 제3층간절연막(29)을 살펴볼 때, 평탄한 표면을 갖는 플레이트전극(27) 표면 상부에서의 증착두께(d1)는 매우 두껍고, 뾰족한 파티클(28)과 같이 돌출된 하부구조 의 측면에서의 증착두께(d2)는 매우 얇은 형태로 증착되는 것을 의미한다. 따라서, 동일 조건으로 증착한다라고 가정할 때, 증착될 하부 구조물의 형태에 따라 증착두께(d1 〉 d2)가 달라지는 것을 스텝커버리지가 좋지 않다라고 말한다.
전술한 바와 같이, 제3층간절연막(29)을 스텝커버리지가 좋지 않게 증착하기 위해 SiH4 베이스 산화막의 경우는 증착속도를 높이고, PETEOS의 경우는 O3의 양을 줄여 스텝커버리지를 조절한다.
이때, 증착속도 및 O3의 양외에도 여러가지 파라미터를 조절하여 제3층간절연막(29)의 스텝커버리지를 40% 이하로 조절한다.
예를 들면, 제3층간절연막(29)은 300℃∼500℃의 온도에서 증착하며, PETEOS의 스텝커버리지를 나쁘게 하기 위해 O3와 TEOS의 유량, 파워, 압력, 웨이퍼와 히터와의 간격을 조절하여 증착한다. 그리고, SiH4 베이스 산화막의 스텝커버리지를 나쁘게 하기 위해서는 SiH4, O2, N2O 및 N2의 유량, 파워, 압력, 웨이퍼와 히터와의 간격 등을 조절하여 증착한다. 예를 들면, 스텝커버리지를 나쁘게 하기 위해 반응가스의 유량은 감소시키고, 증착챔버의 압력을 높여 반응가스를 더 많이 플로우시키며, 웨이퍼와 히터와의 간격을 작게 하며, 챔버온도를 낮게 유지한다.
도 3c에 도시된 바와 같이, 제3층간절연막(29)의 증착이 완료된 다음, 제3층간절연막(29)에 대해 부분적으로 화학적식각을 수반하는 습식 식각(Wet etch) 또는 건식 화학적식각(Dry chemical etch)을 진행하여 제3층간절연막(29)의 두께를 낮춘 다.
예컨대, 제3층간절연막(29)의 습식식각은 반도체 기판(21)을 습식용기(Wet bath)에 딥핑(dipping)하여 진행하는 것으로, 불산(HF) 또는 BOE(Buffered Oxide Etchant)를 이용하여 제3층간절연막(29)을 최초 증착두께의 절반 이하(예를 들면, 3000Å 이하)의 타겟으로 식각한다. 그리고, 제3층간절연막(29)의 건식화학적식각은 플루오린계 가스를 이용한다. 예를 들면, CF4 또는 C4F8을 이용한다.
전술한 제3층간절연막(29)의 부분적인 식각을 통해 제3층간절연막(29)의 높이가 낮아진다. 여기서, 제3층간절연막(29)은 화학적 식각의 고유한 특성인 등방성 식각특성으로 인해 뾰족한 파티클(28)의 상부 및 상부 측면을 모두 덮는 제1형상(29a)으로 잔류할 뿐만 아니라, 뾰족한 파티클(28)의 바닥부분의 양측면을 덮으면서 플레이트전극(27)을 포함한 전면을 덮는 제2형상(29b)으로 잔류한다. 따라서, 제3층간절연막(29)은 제1형상(29a)과 제2형상(29b)으로 잔류하며, 제1형상(29a)과 제2형상(29b)은 뾰족한 파티클(28)의 일부 측면(28a)을 노출시키는 서로 붙지 않는 불연속막 형태를 갖는다.
위와 같이, 제3층간절연막(29)에 대한 부분적인 화학적 식각을 통해 뾰족한 파티클(28)의 일부 측면을 노출시켜 후속 식각공정에서 케미컬이나 식각가스가 뾰족한 파티클의 측면으로 침투해 들어갈 수 있는 공간을 제공한다.
도 3d에 도시된 바와 같이, 뾰족한 파티클(28)인 TiN을 식각할 수 있는 케미컬(Chemical)을 사용하여 뾰족한 파티클(28)을 식각한다.
이때, 뾰족한 파티클(28)의 식각은 제3층간절연막(29)의 습식식각과 동일하게 습식용(Wet bath)에 반도체 기판(21)을 딥핑하여 진행하거나, 건식식각 방식을 이용한다. 이때, 뾰족한 파티클(28)의 식각타겟은 7000Å 이하로 제어해야 한다.
먼저, 습식식각은 황산(H2SO4)과 과수(H2O2)가 혼합된 용액 또는 암모니아수(NH4OH), 과수(H2O2) 및 탈이온수(Deionized water; DI)를 혼합하여 사용한다. 또한, 건식식각을 사용할 수 있는데, TiN을 식각할 수 있는 Cl2와 같은 클로린(Cl) 계열의 가스를 이용한다.
위와 같이 습식식각 또는 건식식각을 통해 뾰족한 파티클(28)을 제거하는데,용액 또는 식각가스가 뾰족한 파티클(28)의 노출된 측면(28a)으로 접촉해 들어가면서 뾰족한 파티클(28)을 식각한다. 이처럼, 노출된 측면이 식각되면서 뾰족한 파티클(28)의 상부(28b)가 제3층간절연막(29)의 제2형상(29b)으로부터 분리되어 떨어져 나간다. 이때, 뾰족한 파티클(28)의 상부(28b)가 떨어져 나갈 때 뾰족한 파티클(28)의 상부(28b)를 덮고 있던 제3층간절연막(29)의 제1형상(29a)도 같이 떨어져 나간다.
상기한 뾰족한 파티클(28)의 식각 공정후의 결과를 살펴보면, 제3층간절연막(29)의 제1형상(29b)에 덮혀 있던 뾰족한 파티클(28)의 상부(28b)가 떨어져 나가서 뾰족한 파티클(28)의 바닥 부분(28c)은 제3층간절연막(29)의 제2형상(29b)의 안쪽으로 움푹 들어간 형태를 갖는다.
도 3e에 도시된 바와 같이, 떨어진 제3층간절연막(29)의 제1형상(29a)과 뾰 족한 파티클(28)의 상부(28b)을 제거하기 위하여 세정(Cleaning) 또는 스크러빙(Scrubbing) 공정을 진행한다.
다음으로, 셀지역과 주변영역간 단차를 완화시키기 위해 산화막용 슬러리를 이용하여 CMP 공정을 진행한다. 이때, CMP 공정은 제3층간절연막(29)의 제2형상(29b)에 대해 진행하는 것으로, CMP 공정후에 잔류하는 제3층간절연막(29c)은 셀지역과 주변지역에서 단차가 완화된 형태의 평탄화 구조를 갖는다. 이때, 뾰족한 파티클(28)의 바닥 부분(28c)의 상부가 일부 돌출될 수 있으나, 그 형태가 뾰족한 형태가 아니므로 스트래치가 발생되지 않는다.
위와 같은 CMP 공정시에 스크래치 소스가 되는 TiN으로 된 뾰족한 파티클의 상부가 존재하지 않으므로 스크래치가 발생하지 않는다. 즉, CMP 공정중에 부러질 수 있는 TiN으로 된 뾰족한 파티클이 존재하지 않으므로 스크래치가 근본적으로 발생하지 않는다.
따라서, M1 브릿지에 의한 수율저하가 없다. 또한, 산화막용 슬러리를 사용하는 CMP 공정을 그대로 적용하므로 별도의 투자 비용이 요구되지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 스크래치 소스로 작용하는 플레이트전극 증착시 발생된 뾰족한 파티클의 일부를 제거해주므로써, CMP 공정시에 스크래치가 발생하지 않아 금속배선간 브릿지에 의한 수율 저하가 없어 신뢰성 및 수율을 향상시킬 수 있는 효과가 있다.

Claims (14)

  1. 주변지역과, 표면에 뾰족한 파티클이 생성된 메탈 플레이트전극을 포함하는 캐패시터가 형성된 셀지역이 정의된 반도체 기판을 준비하는 단계;
    상기 플레이트전극과 뾰족한 파티클을 포함한 전면에 스텝커버리지가 좋지 않은 층간절연막을 형성하는 단계;
    상기 층간절연막을 일부 식각하여 상기 뾰족한 파티클의 일부 측면을 노출시키는 단계;
    상기 층간절연막으로부터 상기 뾰족한 파티클의 상부가 떨어져 나가도록 상기 측면이 노출된 뾰족한 파티클을 선택적으로 제거하는 단계; 및
    상기 셀지역과 상기 주변지역간 단차 완화를 위해 화학적기계적연마를 통해 상기 층간절연막을 평탄화시키는 단계
    를 포함하는 반도체장치의 제조 방법.
  2. 제1항에 있어서,
    상기 측면이 노출된 뾰족한 파티클을 선택적으로 제거하는 단계는,
    습식식각으로 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  3. 제2항에 있어서,
    상기 습식식각은,
    황산(H2SO4)과 과수(H2O2)가 혼합된 용액 또는 암모니아수(NH 4OH), 과수(H2O2) 및 탈이온수(Deionized water; DI)가 혼합된 용액을 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.
  4. 제1항에 있어서,
    상기 측면이 노출된 뾰족한 파티클을 선택적으로 제거하는 단계는,
    건식식각으로 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  5. 제4항에 있어서,
    상기 건식식각은,
    클로린(Cl) 계열의 가스를 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.
  6. 제1항에 있어서,
    상기 스텝커버리지가 좋지 않은 층간절연막을 형성하는 단계는,
    SiH4 베이스 산화막으로 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
  7. 제6항에 있어서,
    상기 SiH4 베이스 산화막은,
    반응가스의 유량은 감소시키고, 증착챔버의 압력을 높여 반응가스를 더 많이 플로우시키며, 웨이퍼와 히터와의 간격을 작게 하며, 챔버온도를 낮게 유지하여 증착하는 것을 특징으로 하는 반도체장치의 제조 방법.
  8. 제1항에 있어서,
    상기 스텝커버리지가 좋지 않은 층간절연막을 형성하는 단계는,
    PETEOS로 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
  9. 제8항에 있어서,
    상기 PETEOS는,
    반응가스의 유량은 감소시키고, 증착챔버의 압력을 높여 반응가스를 더 많이 플로우시키며, 웨이퍼와 히터와의 간격을 작게 하며, 챔버온도를 낮게 유지하여 증착하는 것을 특징으로 하는 반도체장치의 제조 방법.
  10. 제1항에 있어서,
    상기 층간절연막을 일부 식각하여 상기 뾰족한 파티클의 일부 측면을 노출시키는 단계는,
    습식식각 또는 건식화학적식각을 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.
  11. 제10항에 있어서,
    상기 습식식각은,
    불산(HF) 또는 BOE를 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.
  12. 제10항에 있어서,
    상기 건식화학적식각은,
    플루오린계 가스를 이용하는 것을 특징으로 하는 반도체장치의 제조 방법.
  13. 제1항에 있어서,
    상기 셀지역과 상기 주변지역간 단차 완화를 위한 화학적기계적연마 전에,
    상기 떨어져 나간 뾰족한 파티클을 제거하기 위한 세정 또는 스크러빙을 진행하는 것을 특징으로 하는 반도체장치의 제조 방법.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 메탈 플레이트전극은,
    Ti, TiN, HfN, VN, W, WN, Pt, Ru, RuO2, Ir, IrO2, Rh 또는 Pd 중에서 선택되는 금속막 또는 금속산화막으로 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
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