KR20060072518A - 플래쉬 메모리 소자의 제조방법 - Google Patents

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이정웅
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Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 반도체 기판상에 플로팅 게이트용 도전막과 게이트간 절연막과, 컨트롤 게이트용 도전막과 하드 마스크막을 차례로 형성하는 단계와, 상기 하드 마스크막을 패터닝하는 단계와, 상기 패터닝된 하드 마스크막을 마스크로 컨트롤 게이트용 도전막과 게이트간 절연막과 플로팅 게이트용 도전막을 식각하여 게이트 패턴을 형성하되 상기 플로팅 게이트용 도전막은 완전히 식각하지 않고 반도체 기판이 노출되지 않도록 일정 두께 잔류시키는 단계와, 상기 잔류 플로팅 게이트용 도전막 내에 이온 주입층을 형성하여 측면 식각율을 증가시키는 단계와, 상기 패터닝되는 하드 마스크막을 마스크로 잔류 플로팅 게이트용 도전막를 식각하여 하부의 선폭이 상기 게이트 패턴보다 작은 플로팅 게이트를 형성하는 단계를 포함하여 형성한다.
게이트, 선폭

Description

플래쉬 메모리 소자의 제조방법{Method for fabricating flash memory device}
도 1a 내지 도 1e는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 플로팅 게이트용 폴리실리콘막
12 : ONO막 13 : 컨트롤 게이트용 폴리실리콘막
14 : 텅스텐막 15 : 하드 마스크막
16 : 이온 주입층
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 패턴 미세화에 따른 게이트 형성 공정의 문제점을 해결하기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
일반적으로 플래쉬 메모리 소자에서는 터널링 산화막이 형성된 반도체 기판상에 500~1000Å 두께의 플로팅 게이트용 폴리실리콘막, ONO막, 500~1000Å 두께의 컨트롤 게이트용 폴리실리콘막, 300~500Å 두께의 텅스텐막을 차례로 형성한 다음, 상기 텅스텐막상에 하드 마스크막으로 50~300Å 두께의 SiON막, 800~1500Å 두께의 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막, 200~500Å 두께의 ARC SiON막을 증착한다.
포토 및 식각 공정으로 상기 하드 마스크막(ARC SiON막, PE-TEOS막, SiON막)을 선택적으로 제거한 다음, 상기 선택적으로 제거된 하드 마스크막을 마스크로 상기 텅스텐막, 컨트롤 게이트용 폴리실리콘막을 식각하고 이어서, ONO막과 플로팅 게이트용 폴리실리콘막을 식각하는 공정을 통해 진행한다.
소자가 70nm급 이하로 고집적화됨에 따라서 게이트 패턴 CD(Critical Dimension)가 작아짐으로 인하여 상기 포토 공정 마진은 점점 감소되어 게이트 패터닝에 어려움이 따른다.
한편, 고집적화에 따라 게이트 패턴의 CD 대비 게이트 패턴의 높이가 커짐에 따라서 상기 식각 공정시 게이트 패턴이 무너지거나 뒤틀려 버리는 현상이 발생되어 게이트 형성 공정의 신뢰성 및 수율이 저하되는 문제가 있다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 소자 고집적화에 따른 게이트 패터닝 공정의 문제점을 해결하여 신뢰성 및 수율이 높은 고집적 소자 제조를 가능케 할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판상에 플로팅 게이트용 도전막과 게이트간 절연막과, 컨트롤 게이트용 도전막과 하드 마스크막을 차례로 형성하는 단계와, 상기 하드 마스크막을 패터닝하는 단계와, 상기 패터닝된 하드 마스크막을 마스크로 컨트롤 게이트용 도전막과 게이트간 절연막과 플로팅 게이트용 도전막을 식각하여 게이트 패턴을 형성하되 상기 플로팅 게이트용 도전막은 완전히 식각하지 않고 반도체 기판이 노출되지 않도록 일정 두께 잔류시키는 단계와, 상기 잔류 플로팅 게이트용 도전막 내에 이온 주입층을 형성하여 측면 식각율을 증가시키는 단계와, 상기 패터닝되는 하드 마스크막을 마스크로 잔류 플로팅 게이트용 도전막를 식각하여 하부의 선폭이 상기 게이트 패턴보다 작은 플로팅 게이트를 형성하는 단계를 포함하여 형성한다.
바람직하게, 상기 이온 이온주입층은 상기 하드 마스크막을 마스크로 이온을 주입하여 형성하는 것을 특징으로 한다.
바람직하게, 상기 이온은 As, B, P 중 어느 하나인 것을 특징으로 한다.
바람직하게, 상기 잔류 플로팅 게이트용 도전막의 두께는 450~550Å인 것을 특징으로 한다.
바람직하게, 상기 이온주입층을 상기 반도체 기판 표면에서부터 100~200Å까 지의 영역에 형성하는 것을 특징으로 한다.
바람직하게, 상기 주입되는 이온의 농도는 1E12~5E15ions/㎠인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1e는 본 발명의 실시예에 다른 플래쉬 메모리 소자의 제조공정 단면도이다.
먼저, 도 1a에 도시하는 바와 같이 터널링 산화막(미도시)이 형성된 반도체 기판(10)상에 플로팅 게이트용 폴리실리콘막(11)과, ONO막(12)과, 컨트롤 게이트용 폴리실리콘막(13)과, 텅스텐막(14)을 증착하고, 상기 텅스텐막(14)상에 하드 마스크막(15)을 형성한다.
상기 하드 마스크막(15)으로는 SiON막(15a), PE-TEOS막(15b), ARC SiON막(15c)의 적층막을 사용한다.
이어서, 상기 하드 마스크막(15)상에 포토레지스트(PR)를 도포하고 노광 및 현상 공정으로 상기 포토레지스트(PR)를 패터닝한다.
이때, 동일 선폭을 갖는 게이트 형성시 기존의 포토레지스트의 폭보다 크게 되도록 포토레지스트(PR)를 패터닝한다.
그러고 나서, 도 1b에 도시하는 바와 같이, 상기 패터닝된 포토레지스트(PR)를 마스크로 하드 마스크막(15)을 선택적으로 식각하고, 상기 포토레지스트(PR)를 제거한다.
상기 하드 마스크막(15) 식각 공정은 로우 파워(low power), 고압(high pressure)을 갖는 CF4, CHF3 가스 분위기에서 실시한다.
이어, 선택적으로 식각된 하드 마스크막(15)을 마스크로 상기 텅스텐막(14)과 컨트롤 게이트용 폴리실리콘막(13)을 식각한다. 이때, 상기 하드 마스크막(15)도 함께 식각되게 되며 하드 마스크막(15)의 ARC SiON막(15c)이 제거되게 된다.
그리고, 도 1c에 도시하는 바와 같이 잔존하는 하드 마스크막(15)을 마스크로 상기 ONO막(12)을 식각하고 계속해서 HBr, O2, HE 가스 분위기에서 상기 플로팅 게이트용 폴리실리콘막(11)을 식각하되 완전히 식각하지 않고 450~550Å 정도 잔류시키어 반도체 기판(10)이 노출되지 않도록 한다.
이때, 상기 하드 마스크막(15)함께 식각되게 되며 하드 마스크막(15)의 PE-TEOS막(15b)의 두께가 감소되게 된다.
그런 다음, 도 1d에 도시하는 바와 같이 잔존하는 하드 마스크막(15)을 마스크로 As, B, P 등의 이온을 주입하여 반도체 기판(10)상에 잔류하는 플로팅 게이트용 폴리실리콘막(11)내에 이온 주입층(16)을 형성한다.
이때, 상기 이온 주입시 이온 주입 에너지를 조절하여 상기 이온 주입층(16) 이 터널링 산화막이 형성된 반도체 기판(10)표면에서부터 100~200Å까지의 영역에 형성될 수 있도록 하고, 이온 주입량은 1E12 내지 5E15ion/㎠가 되도록 한다.
이후, 도 1e에 도시하는 바와 같이 HBr, O2, HE 가스 분위기에서 상기 반도체 기판(10)상에 잔존하는 플로팅 게이트용 폴리실리콘막(11)을 식각한다.
이때, 상기 PE-TEOS막(15b)도 제거되게 되며, 상기 이온주입층(16)이 형성되어 있는 플로팅 게이트용 폴리실리콘막(11) 부분에서는 이온주입층(16)에 의한 식각율 상승으로 인하여 등방적으로 식각되게 된다. 상기 등방적으로 식각되는 부분의 식각 속도는 5nm/side가 되게 한다.
따라서, 기존보다 넓은 폭을 갖는 포토레지스트(PR)를 이용하여 게이트를 식각하여도 기존과 동일한 폭을 갖는 게이트 형성이 가능하다.
이상으로 본 발명에 따른 플래쉬 메모리 소자 제조를 완성한다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
이온주입을 통해 플로팅 게이트 하부의 식각율을 높여 플로팅 게이트의 폭을 줄일 수 있으므로, 포토레지스트 패턴의 폭을 넓힐 수 있다. 따라서, 포토 공정의 마진을 향상시킬 수 있는 효과가 있다.
또한, 넓은 폭을 갖는 포토레지스트를 마스크로 게이트 구조물을 식각하므로 게이트 구조물의 폭이 넓어지므로 게이트 식각시 게이트 쓰러짐, 뒤틀림 등의 불량 을 방지할 수 있다. 따라서, 게이트 공정의 신뢰성 및 소자 수율이 향상되는 효과가 있다.

Claims (6)

  1. 반도체 기판상에 플로팅 게이트용 도전막과 게이트간 절연막과, 컨트롤 게이트용 도전막과 하드 마스크막을 차례로 형성하는 단계;
    상기 하드 마스크막을 패터닝하는 단계;
    상기 패터닝된 하드 마스크막을 마스크로 컨트롤 게이트용 도전막과 게이트간 절연막과 플로팅 게이트용 도전막을 식각하여 게이트 패턴을 형성하되 상기 플로팅 게이트용 도전막은 완전히 식각하지 않고 반도체 기판이 노출되지 않도록 일정 두께 잔류시키는 단계;
    상기 잔류 플로팅 게이트용 도전막 내에 이온 주입층을 형성하여 측면 식각율을 증가시키는 단계; 및
    상기 패터닝되는 하드 마스크막을 마스크로 잔류 플로팅 게이트용 도전막를 식각하여 하부의 선폭이 상기 게이트 패턴보다 작은 플로팅 게이트를 형성하는 단계를 포함하여 형성하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 이온 이온주입층은 상기 하드 마스크막을 마스크로 이온을 주입하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  3. 제 2항에 있어서,
    상기 이온은 As, B, P 중 어느 하나인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 잔류 플로팅 게이트용 도전막의 두께는 450~550Å인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 이온주입층을 상기 반도체 기판 표면에서부터 100~200Å까지의 영역에 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  6. 제 2항에 있어서,
    상기 주입되는 이온의 농도는 1E12~5E15ions/㎠인 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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