KR20060069915A - 선형성 및 주파수대역이 향상된 멀티플 게이티드트랜지스터를 이용한 증폭회로. - Google Patents

선형성 및 주파수대역이 향상된 멀티플 게이티드트랜지스터를 이용한 증폭회로. Download PDF

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Abstract

본 발명은 MGTR(Multiple gated transistor)를 이용한 증폭회로에 관한 것으로, 더욱 상세하게는 선형성 및 주파수대역을 향상시킨 MGTR를 이용한 증폭회로에 관한 것이다.
본 발명에 따른 선형성 및 주파수대역이 향상된 MGTR를 이용한 증폭회로는, MGTR(Multiple gated transistor)를 이용한 증폭회로에 있어서, 주 트랜지스터와 보조 트랜지스터로 구성되는 증폭부와, 상기 주 트랜지스터와 보조 트랜지스터 각각의 소오스에 연결된 인덕터를 포함하는 감쇄부와, 상기 주 트랜지스터와 보조 트랜지스터 각각의 소오스에 일단이 연결되고, 상기 주 트랜지스터와 보조 트랜지스터 각각의 게이트에 타단이 연결되는 커패시터와, 상기 주 트랜지스터와 보조 트랜지스터 각각의 드레인에 연결되는 출력부를 포함하여 이루어진다.
MGTR, 선형성, 트랜지스터, 증폭기

Description

선형성 및 주파수대역이 향상된 멀티플 게이티드 트랜지스터를 이용한 증폭회로.{Amplifier circuit using MGTR(Multiple gated transistor) which is improved linearity and frequency band}
도 1는 종래의 MGTR를 이용한 증폭회로이다.
도 2에 도시된 증폭회로는 ‘IEEE RFIC Symposium 2004 Fort Worth, TX USA 6-8 June, 2004’에 개시된 회로로서 퀄컴㈜에서 발표한 것이다.
도 3는 본 발명의 일실시예에 따른 선형성 및 주파수대역이 향상된 MGTR를 이용한 공통 소오스(common source) 증폭회로도 이다.
도 4는 본 발명의 다른 실시예에 따른 선형성 및 주파수대역이 향상된 MGTR를 이용한 캐스코드(cascode) 증폭회로도 이다.
도 5는 본 발명의 또 다른 실시예에 따른 선형성 및 주파수대역이 향상된 MGTR를 이용한 증폭회로이다.
도 6는 본 발명의 일실시예에 따른 증폭회로의 시뮬레이션 결과를 도시한 이득 그래프이다.
도 7는 본 발명의 일실시예에 따른 증폭회로의 시뮬레이션 결과를 도시한 IIP3 그래프이다.
도 8는 본 발명의 일실시예에 따른 시뮬레이션 결과를 도시한 잡음지수 (Noise Figure; NF) 그래프이다.
도 9는 본 발명의 일실시예에 따른 시뮬레이션 결과를 도시한 스미스-차트(Smith-Chart)이다.
본 발명은 MGTR(Multiple gated transistor)를 이용한 증폭회로에 관한 것으로, 더욱 상세하게는 선형성 및 주파수대역을 향상시킨 MGTR를 이용한 증폭회로에 관한 것이다.
도 1는 종래의 MGTR를 이용한 증폭회로이다.
도시된 바와 같이, 종래의 증폭회로는 트랜지스터(MN11), 쌍을 이루는 MGTR(MN12, MN13), 저항(R11) 및 인덕터(L11)를 포함하여 구성된다.
MGTR(MN12, MN13)은 주 트랜지스터(MN12)와 보조 트랜지스터(MN13)로 구성되며, 주 트랜지스터(MN12)의 게이트는 보조 트랜지스터(MN13)의 게이트와, 주 트랜지스터(MN12)의 드레인은 보조 트랜지스터(MN13)의 드레인과, 주 트랜지스터(MN12)의 소오스는 보조 트랜지스터(MN13)의 소오스와 각각 연결되어 증폭부를 구성한다.
주 트랜지스터(MN12) 및 보조 트랜지스터(MN13) 각각의 소오스는 인덕터(L11)와 연결되어 감쇄부를 형성하며, 각각의 게이트는 서로 연결되어 공통으로 입력단에 연결된다.
트랜지스터(MN11)의 소오스는 증폭부의 각 트랜지스터(MN12, MN13)의 드레인 과 연결되고, 트랜지스터(MN11)의 게이트는 저항(R11) 및 출력단과 연결되어 출력부를 구성한다.
동작특성을 살펴보면, 주 트랜지스터(MN12) 및 보조 트랜지스터(MN13)의 게이트에 입력 신호가 인가 되어 입력 신호를 증폭하게 된다.
여기서, 주 트랜지스터(MN12) 증폭시 발생하는 IMD3(third order intermodulation distortion)를 제거 하기 위하여 보조 트랜지스터(MN13)가 작동을 하도록 보조 트랜지스터(MN13)의 특성을 조절하여 증폭회로를 구성하게 된다.
그러나, 특성을 조절하여 주 트랜지스터(MN12)와 특성이 다른 트랜지스터(MN12, MN13)를 구성하면 IMD3가 감소되어 결국 선형성 이 증가하게 된다.
그러나, 이러한 선형성 개선은 소오스 쪽에 인덕터가 붙게 되면 선형성 증가가 인덕터가 없을 때보다 특히 고주파에서 많이 줄어 들게 된다.
그런데 이러한 인덕터는 패키지(package) 등에 의해 어쩔 수 없이 붙게 되기도 하며 입력 매칭을 위해 달아 주기도 한다.
특히 입력 매칭을 위해 달아주는 경우는 저잡음 앰프의 설계 시에 주로 사용되며 소오스 쪽에 유도(inductive) 성분으로 직렬부성궤환(series negative feed-back)을 걸어주게 되면 게이트 입력에서는 실수(real) 성분으로 보이게 되어 저항으로 보이게 된다.
이때 보이는 저항 값은 gm*Ls/(Cgs) 이다. 여기서 gm 은 트랜지스터의 트랜스 컨덕턴스이고 Ls 는 달아준 인덕터 값이며 Cgs는 트랜지스터의 게이트 소스 커패시턴스 이다.
통상 이러한 방법은 저잡음 증폭기의 경우 잡음 지수 최적화 매칭과 입력 전력 매칭을 동시에 이루기 위해 사용된다.
그런데 이런 방법은 MGTR 경우 gm″의 상쇄 효과가 고주파에서는 나타나지 않게 하는 단점이 있다.
이는 소오스에 인덕터가 추가 되면 gm″의 영상(imaginary) 성분이 발생하게 되어 이것이 비선형성를 결정하는 요소가 된다.
즉, MGTR 에 의해 실수 성분의 gm″는 효과적으로 상쇄 되었으나 소오스에 달아준 인덕터로 말미암아 gm″의 영상 성분이 새로이 발생하게 되어 MGTR 의 선형성 개선 효과가 없어지게 된다.
(참조 IEEE RFIC Symposium 2004 Fort Worth, TX USA 6-8 June, 2004’)
도 2는 도 1에 도시된 종래의 MGTR를 이용한 증폭회로의 단점을 개선하기 위한 종래의 MGTR를 이용한 증폭회로이다.
도 2에 도시된 증폭회로는 ‘IEEE RFIC Symposium 2004 Fort Worth, TX USA 6-8 June, 2004’에 개시된 회로로서 퀄컴㈜에서 발표한 것이다.
도시된 바와 같이, 증폭회로는 트랜지스터(MN21 내지 MN25), 커패시터(C21 내지 C23), 인덕터(L21 내지 L24), 전류원(Is21, Is22) 및 저항(R21, R22)을 포함하여 구성된다.
주 트랜지스터(MN21)의 드레인은 보조 트랜지스터(MN22)의 드레인과 연결되고, 주 트랜지스터(MN21)의 소오스는 인덕터(L21)와 연결되고, 보조 트랜지스터(MN22)의 소오스는 인덕터(L22)와 연결되어 증폭부를 구성한다.
여기서, 인덕터(L21, L22)는 각각 다른 특성을 가진 인덕터로 구성된다.
입력단(IN)은 직렬로 연결된 커패시터(C21)와 인덕터(L23)에 직렬로 연결되어 주 트랜지스터(MN21)의 게이트에 연결되어 입력신호를 증폭한다.
또한, 주 트랜지스터(MN21)의 게이트와 보조 트랜지스터(MN22)의 게이트 사이에는 커패시터(C22)를 삽입하여 보조 트랜지스터(MN22)를 이용하여 입력신호를 증폭한다.
전류원(Is21)의 출력은 바이어싱을 위한 트랜지스터(MN23)의 드레인과 게이트에 함께 인가되고, 전류원(Is22)의 출력은 바이어싱을 위한 트랜지스터(MN24)의 드레인과 게이트에 함께 인가되며, 전류원(Is21, Is22)의 입력엔 전원전압(Vdd)가 인가 된다.
트랜지스터(MN23)의 게이트와 주 트랜지스터(MN21)의 게이트 사이에 저항(R21)이 직렬로 연결되어 있고, 트랜지스터(MN24)의 게이트와 보조 트랜지스터(MN22)의 게이트 사이도 저항(R22)이 직렬로 연결되어, 각각의 트랜지스터(MN21, MN22)를 바이어싱 한다.
트랜지스터(MN25)의 드레인은 커패시터(C23)와 연결되어 출력단(Out)를 구성하고, 트랜지스터(MN25)의 트랜지스터(MN21, MN22)의 드레인에 각각 연결되어 신호를 출력한다.
여기서, 주 트랜지스터(MN21)과 보조 트랜지스터(MN22)에 특성이 서로 다른 인덕터(L21, L22)를 달아 선형성을 향상시키고자 했지만, 인덕터가 하나 더 추가 되어야 하고, 보조 트랜지스터(MN22)의 인덕터(L22) 값을 결정하는 것이 매우 어렵 고, narrow-band에만 적용된다는 단점이 있다.
또한, 보조 트랜지스터에서 발생하는 induced 게이트 잡음(참조 IEEE RFIC Symposium 2004 Fort Worth, TX USA 6-8 June, 2004’)를 처리할 방법이 없다.
상술한 문제을 해결하기 위한 본 발명의 목적은 증폭회로의 선형성을 개선시키면서 주파수대역을 향상시키는 증폭회로를 제공하는 데 있다.
본 발명의 다른 목적은, MGTR의 degeneration 인덕터의 영향을 줄일 수 있으며, 보조 트랜지스터에서 발생되는 induced 게이트 잡음의 영향을 줄여 NF도 개선할 수 있는 증폭회로를 제공하는 데 있다.
상술한 과제를 해결하기 위한 본 발명은, MGTR(Multiple gated transistor)를 이용한 증폭회로에 있어서, 주 트랜지스터와 보조 트랜지스터로 구성되는 증폭부와, 상기 주 트랜지스터와 보조 트랜지스터 각각의 소오스에 연결된 인덕터를 포함하는 감쇄부와, 상기 주 트랜지스터와 보조 트랜지스터 각각의 소오스에 일단이 연결되고, 상기 주 트랜지스터와 보조 트랜지스터 각각의 게이트에 타단이 연결되는 커패시터와, 상기 주 트랜지스터와 보조 트랜지스터 각각의 드레인에 연결되는 출력부를 포함하여 이루어진다.
여기서, 상기 주 트랜지스터와 보조 트랜지스터는 서로 특성을 갖는 것이 바람직 하다.
여기서, 상기 출력부는 트랜지스터를 포함하여 구성하는 것이 가능하다.
또한, 본 발명은 MGTR(Multiple gated transistor)를 이용한 증폭회로에 있어서, 주 트랜지스터와 보조 트랜지스터로 구성되는 증폭부와, 상기 주 트랜지스터와 보조 트랜지스터 각각의 소오스에 연결된 인덕터를 포함하는 감쇄부와, 상기 주 트랜지스터와 보조 트랜지스터 각각의 소오스에 일단이 연결되고, 상기 주 트랜지스터와 보조 트랜지스터 각각의 게이트에 타단이 연결되는 커패시터와, 상기 주 트랜지스터와 보조 트랜지스터 각각의 드레인에 연결되며, 트랜지스터를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3는 본 발명의 일실시예에 따른 선형성 및 주파수대역이 향상된 MGTR를 이용한 공통 소오스(common source) 증폭회로도 이고, 도 4는 본 발명의 다른 실시예에 따른 선형성 및 주파수대역이 향상된 MGTR를 이용한 캐스코드(cascode) 증폭회로도 이다.
도 3과 도 4에 도시된 실시예는 증폭부의 구성은 동일하므로, 이하에서 설명되는 실시예는 도 4에 도시된 캐스코드 형태를 중심으로 설명한다.
도 4에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 증폭회로는 MGTR(MN41, MN42), 트랜지스터(MN43), 인덕터(L41), 커패시터(C41) 및 저항(R41)를 포함하여 구성된다.
MGTR(MN41, MN42)은 주 트랜지스터(MN41)와 보조 트랜지스터(MN42)로 구성되며, 주 트랜지스터(MN41)의 게이트와 보조 트랜지스터(MN42)의 게이트는 서로 연결 되고, 주 트랜지스터(MN41)의 드레인과 보조 트랜지스터(MN42)의 드레인은 서로 연결되고, 주 트랜지스터(MN41)의 소오스와 보조 트랜지스터(MN42)의 소오스도 서로 연결되어 주 트랜지스터(MN41)와 보조 트랜지스터(MN42)는 서로 커플되어 증폭부를 구성한다.
주 트랜지스터(MN41)의 소오스, 보조 트랜지스터(MN42)의 소오스 및 인덕터(L41)의 일단은 각각 공동으로 연결되어 감쇄부를 구성한다.
커패시터(C41)의 일단은 주 트랜지스터(MN41)의 게이트와 보조 트랜지스터(MN42)의 게이트에 각각 공동으로 연결되고, 커패시터(C41)의 타단은 주 트랜지스터(MN41)의 소오스 및 보조 트랜지스터(MN42)의 소오스와 각각 공동으로 연결된다.
트랜지스터(MN43)의 드레인은 저항(R41)의 일단과 출력단(Out)이 공동으로 연결되어 출력부을 구성하고, 트랜지스터(MN43)의 소오스는 주 트랜지스터(MN41)의 드레인과 보조 트랜지스터(MN42)의 드레인에 각각 공동으로 연결된다.
여기서, 주 트랜지스터(MN41)에서 증폭시 발생되는 IMD3를 감소시키기 위한 보조 트랜지스터(MN42)의 특성이 결정된다.
그런데, 이 경우 소스에 패키지에 의해 어쩔 수 없이 붙게 되는 인덕터나 입력 매칭을 위해 인덕터를 달아주게 되면 인덕터를 통해 게이트-소오스(gate-source) 간에 2차 하모닉(harmonic) 성분들 (2f1, 2f2, f1+f2) 의 feed-back 이 발생하게 된다.
이러한 feed-back을 통해서 gm”의 영상 성분들이 발생하게 되어 MGTR에 의한 선형성 개선이 고주파에서는 잘 일어나지 않는다.
따라서, 본 발명은 입력단과 트랜지스터(MN41, MN42)의 게이트에 각각 공동으로 커패시터(C41)의 일단이 연결되고, 커패시터(C41)의 타단을 트랜지스터(MN41, MN42)의 소오스단에 각각 공동으로 연결하여, 2차 하모닉 성분들이 증폭되는 양을 줄여서 feed-back 영향을 줄일 수 있게 되어 MGTR의 선형성 개선이 고주파에서도 여전히 효과를 발휘할 수 있도록 한다.
특별히 이 회로는 증폭회로의 증폭시 공진되는 주파수가 존재하지 않기 때문에 증폭회로를 협대역(narrow-band)으로 매칭하면 narrow-band로 사용할 수 있으며, 광대역(wide-band)으로 매칭하면 wide-band로 사용할 수 있게 된다.
도 5는 본 발명의 또 다른 실시예에 따른 선형성 및 주파수대역이 향상된 MGTR를 이용한 증폭회로이다.
도시된 바와 같이, 본 발명의 다른 실시예에 따른 증폭회로는 트랜지스터(MN51 내지 MN53), 인덕터(L51), 커패시터(C51), 저항(R51) 및 feed-back 증폭회로(501)를 포함하여 구성된다.
본 발명의 다른 실시예에 따른 증폭회로의 기본적인 구성은 도 3a에 도시된 증폭회로와 동일하며, feed-back 증폭회로가 추가된 부분만이 다르므로, 이하에서는 feed-back 증폭회로에 대해서만 설명한다.
feed-back 증폭회로(501)의 출력단은 트랜지스터(MN53)의 게이트에 연결하고, feed-back 증폭회로(501)의 입력단은 트랜지스터(MN53)의 소오스 및 MGTR(MN51, MN52)의 드레인에 커플된 노드에 연결된다.
즉, feed-back 증폭회로(501)를 트랜지스터(MN53)의 게이트와 소오스 간에 추가하여, 케스코드 회로에서 공통 게이트 입력 (윗쪽 트랜지스터의 입력) 의 임피던스가 피드백 루프게인 만큼 증가하게 된다. 이 경우는 공통 게이트 입력 임피던스를 줄이므로 통상 밀러 효과라고 부르는 게이트 드레인간의 feed-back을 줄일 수 있게 한다.
즉, MGTR(MN51, MN52)의 드레인 쪽에서 발생되는 하모닉 feed-back 영향이 감소하여 전체적으로 선형성 개선이 2~3dB 정도 증가하게 된다.
도 6는 본 발명의 일실시예에 따른 증폭회로의 시뮬레이션 결과를 도시한 이득 그래프이다.
도시된 바와 같이, 입력 주파수가 906.1MHz인 경우 최대 이득을 나타내며, 이때 이득 점(m5)의 dB(S(2,1))는 14.222dB로 최대 이득이 나타난다.
도 7는 본 발명의 일실시예에 따른 증폭회로의 시뮬레이션 결과를 도시한 IIP3 그래프이다.
도시된 바와 같이, indep(m1)가 0.166일 때 IIP3은 8.240dBm이고, indep(m2)가 0.193일 때 IIP3은 7.449dBm이고, indep(m3)가 0.221일 때 IIP3은 7.470dBm이고, indep(m4)가 0.000일 때 IIP3은 -2.286dBm이다.
여기서, indep(m4)가 0.000인 경우는 MGTR을 사용하지 않은 통상적인 캐스코드 회로이다.
즉, 최대 IIP3은 8.2409dBm으로 MGTR 로 10 dB 가량의 IIP3 가 향상 되었다.
도 8는 본 발명의 일실시예에 따른 시뮬레이션 결과를 도시한 잡음지수(Noise Figure; NF) 그래프이다.
도시된 바와 같이, 도표는 주파수가 906.1MHz인 경우 잡음지수(NF)는 0.983dB로 이다.
도 9는 본 발명의 일실시예에 따른 시뮬레이션 결과를 도시한 스미스-차트(Smith-Chart)이다.
도시된 바와 같이, 입력 주파수가 906.1MHz에서 S(1,1)는 0.054/68.915 이며, 이때 임피던스는 Zo*(1.034 + j0.104)로 나타나고, 입력 주파수가 886.9MHz에서 S(2,2)는 0.216/81.239 이며, 이때 임피던스는 Zo*(0.972 + j0.435)로 나타난다.
상술한 도 6 내지 9를 종합하여 표로 나타내면 다음과 같다.
여기서, 성능지수인 Figure of Merit(FOM)은 특성 비교를 위한 지수이며 인용논문 (IEEE RFIC Symposium 2004 Fort Worth, TX USA 6-8 June, 2004’)의 계산방법인 [OIF3/[Noise Factor-1]*Pdc]을 따라 계산된 것이다.
Figure 112004059844884-PAT00001
본 발명에 따른 증폭회로는 MGTR이 적용된 증폭회로의 degeneration 인덕터의 영향을 매우 줄일 수 있고, 보조 트랜지스터에서 생기는 induced 게이트 잡음의 영향을 줄일 수 있게 되며, 잡음지수도 개선할 수 있고, 매칭 후 특성이 개선되게 된다.
또한, 광대역에도 적용 가능하며, 커패시터(C31)의 값을 결정하는 것도 용이할 뿐만 아니라, 적은 소자로 구성할 수 있으므로 전력 소모도 적어 저전력 소비가 필요한 회로에 구성하는 것이 가능하게 된다.
본 발명은 증폭회로에 커패시터를 삽입하는 것으로, degeneration 인덕터 영향을 감소시키고, 보조 트랜지스터에서 생기는 induced 게이트 잡음 감소하며, 잡음지수 향상과 광대역에서도 적용이 가능하도록 증폭회로의 선형성을 증가하도록 구성하는데 그 효과가 있다.
또한, 본 발명은 증폭회로에 커패시터를 삽입하는 것으로, 증폭회로의 선형성 증가를 위한 소자의 추가가 극소하여 증폭회로의 소비전력 증가가 미약하여 증폭회로를 이용한 다양한 회로 구성에 있어 용이하도록 구성하는데 그 효과가 있다.

Claims (5)

  1. MGTR(Multiple gated transistor)를 이용한 증폭회로에 있어서,
    주 트랜지스터와 보조 트랜지스터로 구성되는 증폭부와,
    상기 주 트랜지스터와 보조 트랜지스터 각각의 소오스에 연결된 인덕터를 포함하는 감쇄부와,
    상기 주 트랜지스터와 보조 트랜지스터 각각의 소오스에 일단이 연결되고, 상기 주 트랜지스터와 보조 트랜지스터 각각의 게이트에 타단이 연결되는 커패시터와,
    상기 주 트랜지스터와 보조 트랜지스터 각각의 드레인에 연결되는 출력부를 포함하는, 선형성 및 주파수대역이 향상된 MGTR를 이용한 증폭회로.
  2. 제1항에 있어서,
    상기 주 트랜지스터와 보조 트랜지스터는 서로 특성이 다른, 선형성 및 주파수대역이 향상된 MGTR를 이용한 증폭회로.
  3. 제1항에 있어서,
    상기 출력부는 트랜지스터를 포함하는, 선형성 및 주파수대역이 향상된 MGTR를 이용한 증폭회로.
  4. MGTR(Multiple gated transistor)를 이용한 증폭회로에 있어서,
    주 트랜지스터와 보조 트랜지스터로 구성되는 증폭부와,
    상기 주 트랜지스터와 보조 트랜지스터 각각의 소오스에 연결된 인덕터를 포함하는 감쇄부와,
    상기 주 트랜지스터와 보조 트랜지스터 각각의 소오스에 일단이 연결되고, 상기 주 트랜지스터와 보조 트랜지스터 각각의 게이트에 타단이 연결되는 커패시터와,
    상기 주 트랜지스터와 보조 트랜지스터 각각의 드레인에 연결되며, 트랜지스터를 포함하는 출력부를 포함하고,
    상기 출력부의 트랜지스터의 게이트와 소오스 간에 feed-back 증폭기가 형성되는, 선형성 및 주파수대역이 향상된 MGTR를 이용한 증폭회로.
  5. 제4항에 있어서,
    상기 주 트랜지스터와 보조 트랜지스터는 서로 특성이 다른, 선형성이 향상된 증폭회로.
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