KR20060068640A - Forming process for transistor with recessed chane - Google Patents
Forming process for transistor with recessed chane Download PDFInfo
- Publication number
- KR20060068640A KR20060068640A KR1020040107374A KR20040107374A KR20060068640A KR 20060068640 A KR20060068640 A KR 20060068640A KR 1020040107374 A KR1020040107374 A KR 1020040107374A KR 20040107374 A KR20040107374 A KR 20040107374A KR 20060068640 A KR20060068640 A KR 20060068640A
- Authority
- KR
- South Korea
- Prior art keywords
- field oxide
- recess
- horn
- recessed
- channel transistor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 23
- 239000010703 silicon Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000004065 semiconductor Substances 0.000 claims description 9
- 230000001629 suppression Effects 0.000 claims description 2
- 238000002955 isolation Methods 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000002860 competitive effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 얕은 트렌치 아이솔레이션(STI; Shallow Trench Isolation)을 통한 액티브 형성 후에 필드 산화막의 리세스 공정을 추가함으로써, 필드 산화막과 액티브가 만나는 영역의 액티브 상부 라운딩을 유도함으로써 후속의 리세스 채널 형성시 혼(horn)을 제거하는 것이 가능한 리세스된 채널 트랜지스터 형성 방법을 제공하는데 있다. The present invention adds a recess process of the field oxide layer after active formation through shallow trench isolation (STI) to induce an active top rounding of the region where the field oxide and active meet, thereby forming a horn in subsequent recess channel formation. A method of forming a recessed channel transistor capable of removing a horn is provided.
본 발명의 실시예에 따른 리세스된 채널 트랜지스터 형성 방법은 실리콘 기판 상에 실리콘 영역과 필드 산화막을 형성하는 단계, 필드 산화막을 리세스시키는 단계 및 실리콘 영역을 리세스 시켜 리세스된 채널영역을 형성하는 단계를 포함한다. In a method of forming a recessed channel transistor according to an embodiment of the present invention, forming a silicon region and a field oxide film on a silicon substrate, recessing the field oxide film, and recessing the silicon region to form a recessed channel region. It includes a step.
리세스, 필드산화막, 실리콘영역, 라운딩Recess, field oxide, silicon region, rounding
Description
도 1a는 종래의 플래너 DRAM 셀 트랜지스터의 단면을 촬영한 사진. 1A is a photograph of a cross section of a conventional planar DRAM cell transistor.
도 1b는 종래의 리세스된 게이트 DRAM 셀 트랜지스터의 단면을 촬영한 사진. 1B is a photograph taken in cross section of a conventional recessed gate DRAM cell transistor.
도 2는 종래의 리세스 채널 트랜지스터에서 리세스 채널과 필드 산화막이 만나는 영역에서 혼이 형성된 모습을 도시하기 위한 도면. 2 is a view illustrating a state in which a horn is formed in a region where a recess channel and a field oxide film meet in a conventional recess channel transistor;
도 3은 종래의 리세스 채널 트랜지스터 형성시 혼에 의해 야기되는 VGS 대 IDS 특성 곡선에서 험프가 발생되는 것을 설명하기 위한 그래프. 3 is a graph for explaining the generation of hump in the VGS vs. IDS characteristic curve caused by the horn when forming a conventional recess channel transistor.
도 4는 본 발명에 따른 리세스된 게이트 트랜지스터를 설명하기 위해 게이트와 액티브 및 리세스 채널을 도시한 평면도. 4 is a plan view showing the gate and active and recessed channels to illustrate a recessed gate transistor in accordance with the present invention.
도 5a 내지 도 5c는 본 발명에 따른 리세스된 게이트 트랜지스터의 형성 공정을 설명하기 위하여 도 4의 선분 A-A'을 따라 절개하여 도시한 단면도. 5A through 5C are cross-sectional views taken along line A-A 'of FIG. 4 to illustrate a process of forming a recessed gate transistor according to the present invention.
-- 도면의 주요부분에 대한 부호의 설명-- -Explanation of symbols for the main parts of the drawing--
102 : 실리콘 기판 104 : 실리콘 영역 102
106 : 필드 산화막 104A : 리세스된 실리콘 액티브 영역 106: field oxide film 104A: recessed silicon active region
106A : 리세스된 필드 산화막
106A: Recessed Field Oxide
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는, 상보성 금속 산화막 반도체 인버터, DRAM, SRAM 소자, 고속 저전압 회로, 주문자형 반도체 소자, MML(Merged Memory Logic) 회로 등과 같은 종래의 CMOSFET 제작 공정과 호환이 가능한 균일하게 도핑된 수직 채널을 가지는 리세스된 게이트 MOSFET 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to compatible with conventional CMOSFET fabrication processes such as complementary metal oxide semiconductor inverters, DRAMs, SRAM devices, high speed low voltage circuits, custom-made semiconductor devices, and MML (Merged Memory Logic) circuits. This relates to a method of forming a recessed gate MOSFET having as uniformly doped vertical channels as possible.
잘 알려진 바와 같이, 현재 작은 게이트 피치(pitch)를 가지는 고밀도 DRAM 기술에서 소자의 치수(dimension)가 감소하고 있는 추세이다. 또한, 셀 이온 주입량(cell Vt dose)을 동일하게 하더라도 SCE(Short Channel Effect) 및 소자 간 절연을 위한 얕은 트렌치 아이솔레이션(STI; Shallow Trench Isolation)을 도입함으로써 액티브 에지로 인한 INWE(Inverse Narrow Width Effect)의 심화로 인하여 문턱 전압이 낮아지고 있다. As is well known, device dimensions are currently decreasing in high density DRAM technology with small gate pitches. In addition, inverse narrow width effect (INWE) due to active edges is introduced by introducing a shallow channel isolation (SCE) and shallow trench isolation (STI) for device-to-device isolation even at the same cell Vt dose. Due to the increase of the threshold voltage is lowering.
이러한 요인들로 인해 셀 트랜지스터의 크기가 작아지면서 서브 임계영역(sub-threshold region) 및 오프-영역(off-region)에서 누설전류가 증가되며, 이는 DRAM의 리플레쉬(Refresh) 또는 데이터 보유시간(retention time) 특성을 저하시킨다. 이러한 문턱전압 감소를 억제하기 위한 방법중의 하나로 기판의 도핑 농도를 증가시키는 방법이 있으나, 이는 또 다시 접합 누설전류(junction leakage current) 증가를 유발함으로써 리플레쉬 특성의 저하를 극복하는데 여전히 어려움이 있게 된다.These factors reduce the size of cell transistors and increase leakage currents in the sub-threshold and off-regions. decrease the retention time characteristics. One of the methods for suppressing the reduction of the threshold voltage is a method of increasing the doping concentration of the substrate, but it is still difficult to overcome the deterioration of the refresh characteristics by causing an increase in junction leakage current. do.
따라서, 저가의 경쟁력있는 셀 트랜지스터의 크기가 계속 감소하고 있는 상황에서 문턱전압 감소 요인을 억제하는 것은 매우 중요한 요인이 되며, 이에 따라 최근에 리세스된 게이트 트랜지스터가 제안되어 주목을 받고 있다. Therefore, in a situation where the size of low-cost competitive cell transistors continues to decrease, it is very important to suppress the threshold voltage reduction factor. Accordingly, recently recessed gate transistors have been proposed and attract attention.
도 1a 및 도 1b에 도시한 바와 같이, 리세스된 게이트 트랜지스터란 채널이 되는 실리콘 표면을 식각한 뒤 그 위에 게이트를 형성함으로써 수직 방향으로 채널의 길이를 증가시킨 소자를 말한다. 이 경우 유효 채널 길이가 증가되므로 채널의 길이를 증가시킨 소자를 의미한다. 이러한 방식으로 채널을 형성하게 되면, 유효 채널 길이가 증가되므로 채널 도핑 농도를 증가시키지 않고도 짧은 채널 마진의 확보가 가능하게 되어 DRAM 셀 트랜지스터의 리플레쉬와 같은 주요 특성을 개선시키는 것이 가능하게 된다.As shown in FIGS. 1A and 1B, a recessed gate transistor refers to a device in which a channel length is increased in a vertical direction by etching a silicon surface to be a channel and forming a gate thereon. In this case, since the effective channel length is increased, it means a device having an increased channel length. Forming a channel in this manner increases the effective channel length, thereby ensuring a short channel margin without increasing the channel doping concentration, thereby improving key characteristics such as refreshing the DRAM cell transistor.
하지만, 도 2에 도시한 바와 같이, 리세스 채널 트랜지스터를 형성하는데 있어서 리세스 채널 영역인 액티브 영역과 필드 산화막이 만나는 영역에 실리콘이 날카롭게 남는 현상(이하에서 혼(horn)이라 칭함)이 유발되어, 도 3에 도시한 IDS 대 VGS 커브(curve)의 원으로 표시한 부분에서 험프(Hump) 현상을 유발시키는 문제점이 있다.
However, as shown in FIG. 2, in forming a recess channel transistor, a phenomenon in which silicon remains sharply in a region where an active region, which is a recess channel region, and a field oxide film meet (hereinafter, referred to as a horn) is caused. There is a problem that causes a Hump phenomenon in a portion indicated by a circle of the IDS vs. VGS curve shown in FIG. 3.
따라서, 본 발명의 주목적은 얕은 트렌치 아이솔레이션(STI; Shallow Trench Isolation)을 통한 액티브 형성 후에 필드 산화막의 리세스 공정을 추가함으로써, 필드 산화막과 액티브가 만나는 영역의 액티브 상부 라운딩을 유도함으로써 후속의 리세스 채널 형성시 혼을 제거하는 것이 가능한 리세스된 채널 트랜지스터 형성 방법을 제공하는데 있다.
Accordingly, the main object of the present invention is to add a recess process of the field oxide film after active formation through shallow trench isolation (STI) to induce an active upper rounding of the area where the field oxide and the active meet, and subsequently recess. It is to provide a recessed channel transistor formation method capable of removing horns when forming a channel.
상기 본 발명의 목적을 달성하기 위하여 실리콘 기판 상에 실리콘 영역과 필드 산화막을 형성하는 단계; 상기 필드 산화막을 리세스 시키는 단계 및 상기 실리콘 영역을 리세스 시켜서 리세스된 채널영역을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스된 채널 트랜지스터 형성방법을 제공한다.Forming a silicon region and a field oxide film on a silicon substrate to achieve the object of the present invention; And recessing the field oxide layer and recessing the silicon region to form a recessed channel region.
여기서, 상기 필드 산화막을 리세스시키는 단계 이후에, 상기 실리콘 영역을 라운딩하는 단계를 더 포함하는 것이 바람직하다.Here, after the step of recessing the field oxide layer, the method may further include rounding the silicon region.
또한, 상기 필드 산화막의 리세스 깊이는 소자 특성을 고려하여 결정하는 것이 바람직하고, 상기 필드 산화막의 리세스로 인하여 혼이 제거가 가능하게 되며, 이러한 혼의 제거는 리세스된 채널 트랜지스터에서 누설 전류의 억제를 가능하다.In addition, the recess depth of the field oxide layer may be determined in consideration of device characteristics, and the horn may be removed due to the recess of the field oxide layer, and the removal of the horn may reduce the leakage current in the recessed channel transistor. Inhibition is possible.
또한, 상기 필드 산화막의 리세스로 인하여 혼이 제거가 가능하게 되며, 혼이 억제된 리세스 채널 트랜지스터에서 채널 프로파일에 의한 문턱 전압 강하를 막음으로써 채널 도핑 농도를 낮추어 주고 이에 의한 접합누설(junction leakage)을 줄일 수 있다. In addition, the horn can be removed due to the recess of the field oxide layer, and the channel doping concentration is lowered by preventing the threshold voltage drop caused by the channel profile in the recess channel transistor in which the horn is suppressed, thereby resulting in junction leakage. ) Can be reduced.
또한, 상기 리세스된 채널 트랜지스터가 NMOS 및 PMOS에 동일 목적으로 적용 이 가능하고, 상기 리세스된 채널 트랜지스터가 스위칭 소자는 물론 로직 소자를 포함하여 실리콘 기판 상에 구현되는 반도체 소자에 적용될 수 있다.
In addition, the recessed channel transistor may be applied to the NMOS and the PMOS for the same purpose, and the recessed channel transistor may be applied to a semiconductor device including a switching device as well as a semiconductor device.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.
도 4는 본 발명에 따른 리세스된 게이트 트랜지스터를 설명하기 위해 게이트, 액티브 및 리세스 채널을 도시한 평면도이며, 도 5a 내지 도 5c는 본 발명에 따른 리세스된 게이트 트랜지스터의 형성 공정을 설명하기 위하여 도 4의 선분 A-A'을 따라 절개하여 도시한 단면도이다. 4 is a plan view illustrating a gate, an active and a recess channel to explain a recessed gate transistor according to the present invention, and FIGS. 5A to 5C illustrate a process of forming a recessed gate transistor according to the present invention. 4 is a cross-sectional view taken along the line segment AA ′ of FIG. 4.
도 5a에 도시한 바와같이, 본 발명의 바람직한 실시예에 따라 혼(Horn)을 제거할 수 있는 리세스 채널 트랜지스터를 제조하기 위하여 먼저 실리콘 기판(102)에 실리콘 영역(104) 및 필드 산화막(106)을 형성한다. As shown in FIG. 5A, a
이어서, 도 5b에 도시한 바와 같이, 필드 산화막(106) 부분을 리세스시켜서 리세스된 필드 산화막(106A)을 형성한다. 이때, 리세스 깊이는 소자의 혼 발생 정도 및 전기적 특성을 고려하여 최적화가 가능하다. 이때, 필드 산화막(106)을 리세스한 후, 실리콘 영역(104)의 상부 부분이 라운딩(Rounding)된 경우가 혼 제거에 보다 유리하므로 실리콘 영역(104)의 상부 부분을 라운딩하는 공정을 필드 산화막(106)을 리세스하는 공정 이후에 추가하여 실시할 수도 있다. Subsequently, as shown in FIG. 5B, a portion of the
그리고 나서, 도 5c에 도시한 바와 같이, 실리콘 영역(104)을 리세스시킴으로써 리세스 채널 영역(104A)을 형성한다. Then, as shown in FIG. 5C, the recess channel region 104A is formed by recessing the
본 발명의 바람직한 실시예에 따르면, 필드 산화막(106)의 리세스로 인하여 혼이 제거가 가능하게되며, 이러한 혼의 제거는 리세스된 채널 트랜지스터에서 누설 전류의 억제를 가능하게 된다. According to a preferred embodiment of the present invention, the horn can be removed due to the recess of the
또한, 본 발명에 따르면 필드 산화막(106)의 리세스로 인하여 혼이 제거가 가능하게되며, 혼이 억제된 리세스 채널 트랜지스터에서 채널 프로파일에 의한 문턱 전압 강하를 막음으로써 채널 도핑 농도를 낮추어 주고 이에 의한 접합누설(junction leakage)을 줄일 수 있는 것을 특징으로 한다. In addition, according to the present invention, the horn can be removed by the recess of the
본 발명은 리세스된 채널 트랜지스터가 NMOS 및 PMOS에 동일 목적으로 적용이 가능한 것을 특징으로 한다. The present invention is characterized in that the recessed channel transistor is applicable to the NMOS and the PMOS for the same purpose.
또한, 본 발명에 따른 방법은 DRAM 셀 트랜지스터 이외에도 상보성 금속 산화막 반도체 인버터, SRAM 소자, 고속 저전압 회로, 주문자형 반도체 소자, MML(Merged Memory Logic) 회로 등과 같은 종래의 CMOSFET 제작 공정과 호환이 가능하여 광범위하게 적용이 가능하다.In addition, the method according to the present invention is compatible with conventional CMOSFET fabrication processes such as complementary metal oxide semiconductor inverters, SRAM devices, high-speed low-voltage circuits, custom-made semiconductor devices, and MML (Merged Memory Logic) circuits, in addition to DRAM cell transistors. It is possible to apply.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of right.
본 발명의 혼이 억제된 리세스된 채널 트랜지스터를 사용할 경우 오프-영역(Off-region)에서의 누설 전류 감소가 가능하며 이로 인해 셀 트랜지스터의 경우 리플레쉬 특성 개선 및 로직 트랜지스터의 경우 전력 소모(power consumption) 감소로 고성능 반도체 소자의 제작이 가능하게 되는 효과가 있다. When the recessed channel transistor of the present invention is suppressed, leakage current in the off-region can be reduced, thereby improving the refresh characteristics of the cell transistor and power consumption of the logic transistor. It is possible to manufacture high performance semiconductor devices by reducing consumption.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040107374A KR20060068640A (en) | 2004-12-16 | 2004-12-16 | Forming process for transistor with recessed chane |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040107374A KR20060068640A (en) | 2004-12-16 | 2004-12-16 | Forming process for transistor with recessed chane |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060068640A true KR20060068640A (en) | 2006-06-21 |
Family
ID=37162910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040107374A KR20060068640A (en) | 2004-12-16 | 2004-12-16 | Forming process for transistor with recessed chane |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060068640A (en) |
-
2004
- 2004-12-16 KR KR1020040107374A patent/KR20060068640A/en not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20080061989A (en) | Semiconductor device and manufacturing method of the same | |
| JP5406583B2 (en) | Semiconductor device | |
| KR100876893B1 (en) | Semiconductor device and method of manufacturing the same | |
| KR20060068640A (en) | Forming process for transistor with recessed chane | |
| KR100973269B1 (en) | Gate of semiconductor device and method for forming the same | |
| KR20070002515A (en) | Fin transistor and method for fabricating the same | |
| KR100650773B1 (en) | Fin transistor and method for forming thereof | |
| KR100598172B1 (en) | Method for forming the transistor with recess gate | |
| KR20090114151A (en) | Method for manufacturing semiconductor device | |
| KR20100001868A (en) | Method for manufacturing semiconductor device | |
| KR101159690B1 (en) | Pmos transistor having extended active area | |
| KR100701700B1 (en) | Transistor and method for fabricating the same | |
| KR100504440B1 (en) | Method for fabricating of semiconductor device | |
| KR100691009B1 (en) | Method of manufacturing semiconductor device | |
| KR20050122475A (en) | Transistor with recess gate and forming method thereof | |
| KR20050010152A (en) | Low voltage transistor in semiconductor device and method of manufacturing the same | |
| KR20070002519A (en) | Method of manufacturing semiconductor device | |
| KR20060077765A (en) | Method for forming recessed gate mosfet having uniformly doped vertical channel | |
| KR100818110B1 (en) | Semiconductor device and forming method of the same | |
| KR20060070965A (en) | Method for forming step gate asymmetry recess in semiconductor device | |
| KR100636666B1 (en) | Method for forming the DRAM memory cell | |
| KR100598180B1 (en) | Transistor and forming method thereof | |
| KR101120174B1 (en) | Method for Manufacturing Semiconductor Device | |
| KR100876886B1 (en) | Method of manufacturing semiconductor device | |
| KR20060072959A (en) | Method for forming gate of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |