KR101159690B1 - Pmos transistor having extended active area - Google Patents

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Abstract

본 발명은 피모스 트랜지스터에 관한 것으로, 활성영역에서 채널 영역의 에지 부분이 채널 폭 방향으로 게이트의 바깥 영역까지 돌출된 것을 특징으로 한다.
이러한 본 발명은 피모스 트랜지스터에서 활성영역의 형태만을 개선함으로써 보다 효과적이면서 용이하게 HEIP 현상을 억제할 수 있다. The present invention relates to a PMOS transistor, characterized in that the edge portion of the channel region in the active region protrudes to the outer region of the gate in the channel width direction.
The present invention can suppress the HEIP phenomenon more effectively and easily by improving only the shape of the active region in the PMOS transistor.

Description

확장된 활성영역을 갖는 피모스 트랜지스터{PMOS TRANSISTOR HAVING EXTENDED ACTIVE AREA}PMOS transistor with extended active region {PMOS TRANSISTOR HAVING EXTENDED ACTIVE AREA}

본 발명은 반도체 소자의 모스(MOS) 트랜지스터에 관한 것으로서, 보다 상세하게는, HEIP(Hot Electron Induced Punchthrough) 현상을 개선할 수 있는 피모스(PMOS) 트랜지스터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS transistor of a semiconductor device, and more particularly, to a PMOS transistor capable of improving a Hot Electron Induced Punchthrough (HEIP) phenomenon.

최근 반도체 소자의 디자인 룰(design rule)이 감소함(tech shringkage가 급격하게 진행됨)에 따라, 트랜지스터의 소오스 영역과 드레인 영역 사이의 간격은 좁아지는 반면에 채널 및 소오스/드레인 영역으로의 도핑 농도는 증가하여 단채널 효과(short channel effect:SCE), 핫캐리어 효과(hot carrier effect : HCE) 및 GIDL(gate induced drain leakage)과 같은 현상이 발생되고 그로 인해 트랜지스터의 전기적 특성 및 신뢰성이 열화되고 있다.As the design rules of semiconductor devices decrease recently (tech shringkage progresses rapidly), the gap between the source and drain regions of the transistor is narrowed, while the doping concentration into the channel and source / drain regions is decreased. Increasingly, phenomena such as short channel effect (SCE), hot carrier effect (HCE) and gate induced drain leakage (GIDL) occur, thereby degrading the electrical characteristics and reliability of transistors.

특히, 주변회로영역에 형성되는 피모스 트랜지스터에서는 게이트와 소자분리막이 만나는 지점에서 소자분리막의 측벽산화막과 라이너질화막 계면에 전자가 포획(trapping)되어 원치 않는 전류 흐름이 발생되는 HEIP 현상이 발생되고 있다.In particular, in the PMOS transistor formed in the peripheral circuit region, a HEIP phenomenon is generated in which electrons are trapped at the interface between the sidewall oxide layer and the liner nitride layer of the device isolation layer at the point where the gate and the device isolation layer meet. .

도 1은 종래 피모스 트랜지스터의 구조를 보여주는 평면도로, 도 1을 이용하여 HEIP 현상에 대해 좀더 자세하게 설명하면 다음과 같다.FIG. 1 is a plan view illustrating a structure of a conventional PMOS transistor, and the HEIP phenomenon will be described in more detail with reference to FIG. 1.

피모스 트랜지스터에서는 캐리어(carrier)인 정공(hole)에 의해 전자(electron)가 부수적으로 생성되는데, 이 전자는 채널과 인접한 소자분리막(2) 및 게이트(3)의 절연막 및 라이너 질화막(미도시) 내부로 유입(trapping)되어 피모스 트랜지스터의 채널을 인버전(inversion) 시킴으로써 활성 영역(1)과 소자분리막(2)의 경계지역에서 채널의 유효 길이를 국부적으로 감소시킨다. 이와 같은 전자의 유입에 의한 채널의 인버전 현상은 전계가 인가되는 드레인 영역(4b)과 인접한 채널 부분에서 발생하게 된다. 도 1에서 A 영역은 캐리어인 정공에 의해 전자가 부수적으로 발생하는 핫캐리어(hot carrier) 발생 영역이며, B 영역은 드레인 영역(4b)에 인접한 채널 부분과 소자분리막(2)의 경계지역으로서 A 영역에서 발생한 전자가 유입되는 부분이다. 미설명된 참조번호 4a는 소오스 영역이다.In PMOS transistors, electrons are incidentally generated by holes, which are carriers, which are insulating layers and liner nitride films (not shown) of the device isolation film 2 and the gate 3 adjacent to the channel. Trapping into the inversion of the channel of the PMOS transistor locally reduces the effective length of the channel in the boundary region between the active region 1 and the device isolation film 2. The inversion of the channel due to the inflow of electrons occurs in the channel portion adjacent to the drain region 4b to which an electric field is applied. In FIG. 1, region A is a hot carrier generation region in which electrons are incidentally generated by holes as carriers, and region B is a boundary region between the channel portion adjacent to the drain region 4b and the device isolation film 2. The electrons generated in the area are introduced. Unexplained reference numeral 4a is a source region.

이러한 피모스 트랜지스터에서의 원치 않는 채널 인버전(inversion) 현상은 문턱전압(Threshold Votage : Vt)을 국부적으로 감소시키고, 턴-오프(turn-off) 시의 누설전류를 증가시켜 전력 소모를 증가시키는 문제를 일으킨다. 이러한 현상을 HEIP 현상이라고 하며, HEIP 현상이 심한 경우 트랜지스터의 원치 않는 턴-온(turn-on) 현상이 유발될 수도 있다.This undesired channel inversion phenomenon in the PMOS transistor locally reduces the threshold voltage (Vt) and increases the power consumption by increasing the leakage current at turn-off. Cause problems. This phenomenon is called a HEIP phenomenon. If the HEIP phenomenon is severe, an unwanted turn-on of the transistor may be caused.

한편, 이러한 문제를 해결하기 위해 소자의 구조적 측면에서 여러가지 방안들이 제시되고 있는데, 그러한 방법 중 하나가, 도 2에 도시된 바와 같이, HEIP 현상이 유발되는 지점, 즉 게이트(3)와 소자분리막(2)이 접하는 지점에 게이트 탭(TAB)(5)을 설치함으로써 HEIP에 의한 유효 채널 감소분을 보상하는 것이다.On the other hand, to solve this problem, various methods have been proposed in terms of the structure of the device, one of such methods, as shown in Figure 2, the point where the HEIP phenomenon occurs, that is, the gate 3 and the device isolation film ( By providing the gate tap (TAB) 5 at the point where 2) abuts, the effective channel reduction by HEIP is compensated for.

그러나, 반도체 소자의 디자인 룰이 80nm 급 이하의 레벨로 감소 되는 경우, 게이트 탭 설치를 위한 공정 마진 확보가 어렵기 때문에 게이트 탭(TAB) 형성 기술만으로는 HEIP로 인한 주변회로영역 피모스 트랜지스터의 전기적 특성 열화를 극복하는데 한계가 있다. 따라서, 차세대 고집적 소자를 개발하기 위해서는 피모스 트랜지스터의 HEIP 현상 개선을 위한 기술이 절실히 요구되고 있는 실정이다.However, when the design rule of the semiconductor device is reduced to a level of 80 nm or less, it is difficult to secure a process margin for installing the gate tab, so that the electrical characteristics of the peripheral circuit area PMOS transistor due to HEIP alone are only formed by the gate tap (TAB) formation technique. There is a limit to overcoming deterioration. Therefore, in order to develop a next-generation highly integrated device, a technology for improving the HEIP phenomenon of the PMOS transistor is urgently required.

본 발명은 주변회로영역에 형성되는 피모스 트랜지스터에서 활성영역의 구조(형태)를 개선하여 HEIP(Hot Electron Induced Punchthrough) 현상을 개선하고자 한다.The present invention aims to improve the Hot Electron Induced Punchthrough (HEIP) phenomenon by improving the structure (form) of the active region in the PMOS transistor formed in the peripheral circuit region.

본 발명의 일 실시 예에 따른 피모스 트랜지스터는 활성영역을 정의하는 소자분리막, 상기 활성영역 상부의 채널 영역 상에 형성된 게이트 및 상기 게이트 양측의 상기 활성영역 내에 형성된 드레인 영역 및 소오스 영역을 포함하며, 상기 활성영역은 채널 영역의 에지 부분이 채널 폭 방향으로 상기 게이트의 바깥 영역까지 돌출된 액티브 탭을 포함한다.The PMOS transistor according to an embodiment of the present invention includes an isolation layer defining an active region, a gate formed on a channel region above the active region, a drain region and a source region formed in the active region on both sides of the gate, The active region includes an active tab in which an edge portion of the channel region protrudes to an outer region of the gate in a channel width direction.

본 발명의 피모스 트랜지스터는 상기 드레인 영역과 상기 소오스 영역이 상기 소자분리막과 접하는 영역에 형성된 게이트 탭을 더 포함할 수 있다.The PMOS transistor of the present invention may further include a gate tab formed in a region where the drain region and the source region contact the device isolation layer.

본 발명의 피모스 트랜지스터에서 상기 액티브 탭은 상기 게이트 보다 폭이 좁게 형성되며, 상기 드레인 영역 및 상기 소오스 영역 보다 돌출되게 형성된다.In the PMOS transistor of the present invention, the active tab is formed to be narrower than the gate and protrudes from the drain region and the source region.

본 발명은 피모스 트랜지스터에서 활성영역의 형태만을 개선함으로써 보다 효과적이면서 용이하게 HEIP 현상을 억제할 수 있다. The present invention can suppress the HEIP phenomenon more effectively and easily by improving only the shape of the active region in the PMOS transistor.

도 1은 종래 피모스 트랜지스터의 구조를 보여주는 평면도.
도 2는 종래 게이트 탭이 형성된 피모스 트랜지스터의 구조를 보여주는 평면도.
도 3은 본 발명의 일 실시 예에 따른 피모스 트랜지스터의 구조를 보여주는 평면도.
도 4a 내지 도 4c는 도 3의 피모스 트랜지스터를 형성하는 과정을 설명하기 위한 공정 평면도들.
도 5는 도 3의 구조에 게이트 탭이 추가적으로 형성된 모스 트랜지스터의 구조를 보여주는 평면도.1 is a plan view showing the structure of a conventional PMOS transistor.
2 is a plan view illustrating a structure of a PMOS transistor in which a conventional gate tab is formed.
3 is a plan view showing a structure of a PMOS transistor according to an embodiment of the present invention.
4A through 4C are process plan views illustrating a process of forming the PMOS transistor of FIG. 3.
5 is a plan view illustrating a structure of a MOS transistor in which a gate tab is additionally formed in the structure of FIG. 3.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 3은 본 발명의 일 실시 예에 따른 모스 트랜지스터의 구조를 보여주는 평면도이다.3 is a plan view illustrating a structure of a MOS transistor according to an exemplary embodiment of the present invention.

본 실시 예에 따른 모스 트랜지스터는 활성영역(10)이 소자분리막(20)에 의해 정의되며 활성영역(10)의 측벽에는 라이너 질화막(30)이 형성된다. 그리고, 활성영역(10) 상에는 활성영역(10)의 중앙부를 가로지르는 라인 형태의 게이트(40)가 형성된다.In the MOS transistor according to the present exemplary embodiment, the active region 10 is defined by the device isolation layer 20, and the liner nitride layer 30 is formed on the sidewall of the active region 10. In addition, a gate 40 having a line shape that crosses the center of the active region 10 is formed on the active region 10.

이때, 본 발명의 실시 예에서는 채널 영역의 에지(edge) 부분 즉 종래 사각 형상의 활성영역(10)에서 게이트와 교차되는 양측면의 중앙부가 드레인 영역(D) 및 소오스 영역(S)보다 채널 폭 방향(게이트의 길이 방향)으로 확장되어 돌출되도록 형성된다. 특히, 활성영역(10)의 돌출된 부분(이하, "액티브 탭"이라 함)(10a, 10b)은 게이트(40)의 바깥 영역까지 돌출된 형태로 형성되며, 그 폭은 게이트(40)의 폭 보다 좁게 형성된다.At this time, in the exemplary embodiment of the present invention, the edge portion of the channel region, that is, the central portions of both sides crossing the gate in the conventional rectangular-shaped active region 10 is more wider than the drain region D and the source region S. It is formed to extend and protrude in the longitudinal direction of the gate. In particular, the protruding portions (hereinafter, referred to as "active tabs") 10a and 10b of the active region 10 are formed to protrude to the outer region of the gate 40, the width of which is the width of the gate 40. It is formed narrower than the width.

이처럼, 활성영역(10)에서 채널 영역의 에지(edge) 부분을 게이트(40)의 바깥 영역까지 확장시킴으로써 채널 방향에서 드레인 영역(D)과 소자분리막(20)이 인접하는 거리를 증가시켜 핫캐리어가 라이너 질화막에 유입(trapping)되는 현상을 효과적으로 방지하여 유효 채널의 길이가 감소하는 HEIP 현상을 억제할 수 있게 된다.As such, by extending the edge portion of the channel region in the active region 10 to the outer region of the gate 40, the distance between the drain region D and the device isolation layer 20 in the channel direction increases to increase the hot carrier. It is possible to effectively prevent the phenomenon of trapping in the liner nitride film to suppress the HEIP phenomenon of reducing the length of the effective channel.

본 실시 예는 게이트 탭을 형성하지 않고 활성영역의 형상만을 변경함으로써 HEIP 현상을 개선할 수 있기 때문에 게이트 탭을 이용하는 경우에 비해 공정 마진을 향상시킬 수 있다.In this embodiment, since the HEIP phenomenon can be improved by only changing the shape of the active region without forming the gate tab, the process margin can be improved as compared with the case of using the gate tab.

도 4a 내지 도 4c는 도 3의 모스 트랜지스터를 형성하는 과정을 설명하기 위한 공정 평면도들이다.4A to 4C are plan views illustrating a process of forming the MOS transistor of FIG. 3.

도 4a를 참조하면, 반도체 기판(100) 상부에 활성영역을 정의하는 마스크 패턴(110)을 형성한다. 이때, 마스크 패턴(100)은 종래와 같이 사각 형상으로 이루어지지 않고 점원으로 표시된 것과 같이 채널 예정 영역의 에지(edge) 부분이 돌출된 형태로 형성된다. 즉, 게이트 예정 영역과 교차되는 에지 부분이 드레인 예정 영역 및 소오스 예정 영역보다 채널 예정 영역의 폭 방향(게이트 예정 영역의 길이 방향)으로 확장되어 돌출되도록 형성된다.Referring to FIG. 4A, a mask pattern 110 defining an active region is formed on the semiconductor substrate 100. In this case, the mask pattern 100 is not formed in a rectangular shape as in the related art, but is formed in a shape in which an edge portion of the channel predetermined region protrudes as indicated by a point circle. That is, the edge portion intersecting with the gate intended region is formed to extend and protrude in the width direction (the longitudinal direction of the gate intended region) of the channel intended region than the drain intended region and the source intended region.

이때, 마스크 패턴(110)은 패드산화막(미도시)과 패드질화막(미도시)이 적층된 구조로 이루어질 수 있다. 또한, 본 발명은 활성영역의 형태에 특징이 있는 것으로 그러한 형태를 갖는 마스크 패턴(110)의 형성 방법은 종래에 공지된 다양한 방법들이 사용될 수 있다.In this case, the mask pattern 110 may have a structure in which a pad oxide film (not shown) and a pad nitride film (not shown) are stacked. In addition, the present invention is characterized by the shape of the active region, and a method of forming the mask pattern 110 having such a shape may be variously known in the art.

예컨대, 마스크 패턴(110)을 형성하는 방법으로는 STI 공정에서와 같이 패드산화막과 패드질화막 상에 활성영역을 정의하는 감광막 패턴을 형성한 후 그 감광막 패턴을 식각 마스크로 패드산화막과 패드질화막을 식각함으로써 형성할 수 있다. 또는, 패드산화막과 패드질화막 상부에 하드마스크층(예컨대, 산화막, 폴리층, 비정질카본층, SiON층이 적층된 구조)을 형성한 후 SPT 공정을 이용하여 하드마스크층을 식각함으로써 활성영역을 정의하는 하드마스크 패턴을 형성하고, 그 하드마스크 패턴을 식각 마스크로 하여 패드산화막과 패드질화막을 식각함으로써 마스크 패턴(110)을 형성할 수도 있다.For example, the mask pattern 110 may be formed by forming a photoresist pattern defining an active region on the pad oxide layer and the pad nitride layer as in the STI process, and then etching the pad oxide layer and the pad nitride layer using the photoresist pattern as an etching mask. It can form by doing. Alternatively, an active region is defined by forming a hard mask layer (for example, a structure in which an oxide layer, a poly layer, an amorphous carbon layer, and a SiON layer are stacked) on the pad oxide layer and the pad nitride layer, and etching the hard mask layer using an SPT process. The mask pattern 110 may be formed by forming a hard mask pattern and etching the pad oxide film and the pad nitride film using the hard mask pattern as an etching mask.

다음에 도 4b를 참조하면, 마스크 패턴(110)을 식각 마스크로 반도체 기판(100)을 일정 깊이 식각하여 소자분리용 트렌치(미도시)를 형성한다. 다음에, 트렌치 내면에 라이너 질화막(130)을 형성하고 트렌치가 매립되도록 절연막을 형성한 후 마스크 패턴(110)이 노출될 때까지 절연막을 평탄화한다. Next, referring to FIG. 4B, the semiconductor substrate 100 is etched to a predetermined depth using the mask pattern 110 as an etch mask to form a device isolation trench (not shown). Next, the liner nitride film 130 is formed on the inner surface of the trench, an insulating film is formed to fill the trench, and the insulating film is planarized until the mask pattern 110 is exposed.

이어서, 노출된 마스크 패턴(110)을 제거함으로써 액티브 탭(120a, 120b)을 갖는 활성영역(120)을 정의하는 소자분리막(140)을 형성한다.Subsequently, the device isolation layer 140 defining the active region 120 having the active tabs 120a and 120b is formed by removing the exposed mask pattern 110.

다음에 도 4c를 참조하면, 열산화 공정으로 활성영역(120)과 소자분리막(140)에 게이트 산화막(미도시)을 형성하고, 게이트 산화막 상에 게이트 도전막(미도시) 및 하드마스크층(미도시)을 형성한다.Next, referring to FIG. 4C, a gate oxide layer (not shown) is formed in the active region 120 and the device isolation layer 140 by a thermal oxidation process, and a gate conductive layer (not shown) and a hard mask layer (not shown) are formed on the gate oxide layer. Not shown).

이어서, 하드마스크층 상에 게이트 영역을 정의하는 감광막 패턴(미도시)을 형성한 후 이를 식각 마스크로 하드마스크층, 게이트 도전막 및 게이트 산화막을 순차적으로 식각함으로써 게이트(150)를 형성한다.Subsequently, after forming a photoresist pattern (not shown) defining a gate region on the hard mask layer, the gate 150 is formed by sequentially etching the hard mask layer, the gate conductive layer, and the gate oxide layer using the etching mask.

이때, 게이트(150)는 활성영역(120)의 액티브 탭(120a, 120b) 보다 넓은 폭을 가지며, 게이트(150)의 길이 방향 양측 단부에서 활성영역(120)의 액티브 탭(120a, 120b)을 노출시키는 길이를 갖는다.In this case, the gate 150 has a wider width than the active tabs 120a and 120b of the active region 120, and the active tabs 120a and 120b of the active region 120 are formed at both ends in the longitudinal direction of the gate 150. It has a length to expose.

상술한 실시 예는 본 발명의 예시를 목적으로 한 것으로서, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.The above-described embodiment is for the purpose of illustrating the invention, and those skilled in the art will be able to make various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, and such modifications may be made by the following claims. It should be seen as belonging to a range.

예컨대, 도 5는 도 3의 구조에 게이트 탭이 추가적으로 형성된 모스 트랜지스터의 구조를 보여주는 평면도로, 상술한 실시 예에서는 게이트 탭 없이 활성영역의 형태만을 변형시키는 경우에 대해 설명하였다.For example, FIG. 5 is a plan view illustrating a structure of a MOS transistor in which a gate tab is additionally formed in the structure of FIG. 3. In the above-described embodiment, only the shape of the active region without the gate tab is modified.

그러나, 공정 기술이 허락하는 경우 5에서와 같이 드레인 영역(D) 및 소오스 영역(S)이 소자분리막(20)과 접하는 영역에 게이트 탭(TAB)(50)을 추가로 형성함으로써 HEIP 현상을 보다 효과적으로 억제할 수 있음은 자명하다.However, if the process technology permits, as in 5, the HEIP phenomenon is further improved by additionally forming the gate tab (TAB) 50 in the region where the drain region D and the source region S come into contact with the device isolation film 20. It is obvious that it can be effectively suppressed.

10, 120 : 활성영역 10a, 10b, 120a, 120b : 액티브 탭
20, 140 : 소자분리막 30, 130 : 라이너 질화막
40, 150 : 게이트 50 : 게이트 탭
100 : 반도체 기판 110 : 마스크 패턴10, 120: active area 10a, 10b, 120a, 120b: active tab
20, 140: device isolation film 30, 130: liner nitride film
40, 150: gate 50: gate tap
100 semiconductor substrate 110 mask pattern

Claims (4)

활성영역을 정의하는 소자분리막;
상기 활성영역 상부의 채널 영역 상에 형성된 게이트; 및
상기 게이트 양측의 상기 활성영역 내에 형성된 드레인 영역 및 소오스 영역을 포함하며,
상기 활성영역은 채널 영역의 에지 부분이 채널 폭 방향으로 상기 게이트의 바깥 영역까지 돌출된 액티브 탭을 포함하는 것을 특징으로 하는 피모스 트랜지스터.An isolation layer defining an active region;
A gate formed on the channel region above the active region; And
A drain region and a source region formed in the active region on both sides of the gate;
And the active region includes an active tab in which an edge portion of a channel region protrudes to an outer region of the gate in a channel width direction. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1항에 있어서,
상기 드레인 영역과 상기 소오스 영역이 상기 소자분리막과 접하는 영역에 형성된 게이트 탭을 더 포함하는 것을 특징으로 하는 피모스 트랜지스터.The method of claim 1,
And a gate tab formed in a region in which the drain region and the source region contact the device isolation layer. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제 1항 또는 제 2항에 있어서, 상기 액티브 탭은
상기 게이트의 폭 보다 폭이 좁게 형성되는 것을 특징으로 하는 피모스 트랜지스터.The method of claim 1, wherein the active tab is
And a width smaller than the width of the gate. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 1항 또는 제 2항에 있어서, 상기 액티브 탭은
상기 드레인 영역 및 상기 소오스 영역 보다 돌출된 것을 특징으로 하는 피모스 트랜지스터.The method of claim 1, wherein the active tab is
And a PMOS transistor protruding from the drain region and the source region.
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