KR20060077765A - Method for forming recessed gate mosfet having uniformly doped vertical channel - Google Patents
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Abstract
본 발명은 상보성 금속 산화막 반도체 인버터, DRAM, SRAM 소자, 고속 저전압 회로, 주문자형 반도체 소자, MML(Merged Memory Logic) 회로 등과 같은 종래의 CMOSFET 제작 공정과 호환이 가능하도록 이온이 균일하게 도핑된 수직 채널을 가지는 리세스된 게이트 MOSFET 형성 방법에 관한 것이다. 이러한 방법은 실리콘 기판 상에 버퍼 산화막과 질화막을 순차적으로 형성하는 단계, 마스크를 이용하여 질화막과 버퍼 산화막을 소정 형상으로 패터닝하는 단계, 패터닝된 질화막과 버퍼 산화막을 식각 마스크로 이용하여 실리콘 기판을 식각하여 트렌치를 형성하는 단계, 트렌치 내에 도핑된 실리카-글라스 측벽 형태로 형성하는 단계 및 실리콘 기판을 열처리함으로써 수직 채널의 균일한 도핑을 수행하는 단계를 포함한다. The present invention is a vertical channel doped uniformly with ions to be compatible with conventional CMOSFET fabrication processes such as complementary metal oxide semiconductor inverters, DRAMs, SRAM devices, high speed low voltage circuits, custom semiconductor devices, and MML circuits. It relates to a method of forming a recessed gate MOSFET having a. The method comprises sequentially forming a buffer oxide film and a nitride film on a silicon substrate, patterning the nitride film and the buffer oxide film into a predetermined shape using a mask, and etching the silicon substrate using the patterned nitride film and the buffer oxide film as an etching mask. Forming a trench, forming a doped silica-glass sidewall in the trench, and performing a uniform doping of the vertical channel by heat treating the silicon substrate.
수직채널, 도핑, 리세스, 게이트Vertical Channels, Doping, Recess, Gate
Description
도 1a는 종래의 플래너 DRAM 셀 트랜지스터의 단면을 촬영한 사진. 1A is a photograph of a cross section of a conventional planar DRAM cell transistor.
도 1b는 종래의 리세스된 게이트 DRAM 셀 트랜지스터의 단면을 촬영한 사진. 1B is a photograph taken in cross section of a conventional recessed gate DRAM cell transistor.
도 2a 및 도 2b는 종래의 플래너 방식의 이온주입 방식을 적용하여 리세스된 게이트 트랜지스터 제작할 경우 채널 수직 방향으로 도핑 농도가 점차 감소함으로써 공핍층 폭이 점차 증가될 수 있음을 설명하기 위한 모식도. 2A and 2B are schematic diagrams for explaining that the depth of the depletion layer may be gradually increased by gradually reducing the doping concentration in the channel vertical direction when fabricating the recessed gate transistor by applying the conventional planar ion implantation method.
도 3은 균일하게 도핑된 측벽 채널을 가지는 리세스된 게이트 트랜지스터 구현을 위해 측벽 형태의 BSG/PSG 층이 증착된 종래의 소자를 도시한 단면도. 3 is a cross-sectional view of a conventional device in which a BSG / PSG layer in the form of sidewalls is deposited for implementing a recessed gate transistor having uniformly doped sidewall channels.
도 4는 본 발명에 따른 선택적으로 균일하게 도핑된 측벽 채널을 가지는 리세스된 게이트 트랜지스터를 도시한 단면도. 4 is a cross-sectional view of a recessed gate transistor having a selectively uniformly doped sidewall channel in accordance with the present invention.
도 5a 내지 도 5e는 본 발명에 따른 선택적으로 균일하게 도핑된 측벽 채널을 가지는 리세스된 게이트 트랜지스터의 형성 공정을 설명하기 위하여 도시한 단면도.
5A-5E are cross-sectional views illustrating a process of forming a recessed gate transistor having a selectively uniformly doped sidewall channel in accordance with the present invention.
-- 도면의 주요부분에 대한 부호의 설명 -- -Explanation of symbols for the main parts of the drawing-
102: 실리콘 기판 104: 버퍼 산화막102
106: 질화막 108: 마스크 106: nitride film 108: mask
110: 도핑된 실리카-글라스 층
110: doped silica-glass layer
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는, 상보성 금속 산화막 반도체 인버터, DRAM, SRAM 소자, 고속 저전압 회로, 주문자형 반도체 소자, MML(Merged Memory Logic) 회로 등과 같은 종래의 CMOSFET 제작 공정과 호환이 가능한 균일하게 도핑된 수직 채널을 가지는 리세스된 게이트 MOSFET 형성 방법에 관한 것이다.BACKGROUND OF THE
잘 알려진 바와 같이, 현재 적은 게이트 피치를 가지는 고밀도 DRAM 기술에서 소자의 치수(dimension)가 감소하고 있는 추세이다. 또한, 셀 이온 주입량(cell Vt dose)을 동일하게 하더라도 SCM(Short Channel Effect) 및 소자간 절연을 위한 얕은 트렌치 아이솔레이션(STI; Shallow Trench Isolation)을 도입함으로써 액티브 에지(active edge)로 인한 INWE(Inverse Narrow Width Effect)의 심화로 인하여 문턱 전압이 낮아지고 있다. As is well known, device dimensions are now decreasing in high density DRAM technology with low gate pitch. In addition, even if the cell Vt dose is the same, INWE (Inverse) due to the active edge is introduced by introducing a shallow channel isolation (SCM) and shallow trench isolation (STI) for isolation between devices. Due to the deepening of the narrow width effect, the threshold voltage is lowered.
이러한 요인들로 인해 셀 트랜지스터의 크기가 작아지면서 서브 임계영역 (sub-threshold region) 및 오프-영역(off-region)에서 누설전류가 증가되며, 이는 DRAM의 리플레쉬(Refresh) 또는 데이터 보유시간(retention time) 특성을 저하시킨다. 이러한 문턱전압 감소를 억제하기 위한 방법중의 하나로 기판의 도핑 농도를 증가시키는 방법이 있으나, 이는 또 다시 접합 누설전류(junction leakage current) 증가를 유발함으로써 리플레쉬 특성의 저하를 극복하는데 여전히 어려움이 있게 된다. These factors increase the leakage current in the sub-threshold region and the off-region as the size of the cell transistors decreases, which causes the refresh or data retention time of the DRAM. decrease the retention time characteristics. One of the methods for suppressing the reduction of the threshold voltage is a method of increasing the doping concentration of the substrate, but it is still difficult to overcome the deterioration of the refresh characteristics by causing an increase in junction leakage current. do.
따라서, 저가의 경쟁력있는 셀 트랜지스터의 크기가 계속 감소하고 있는 상황에서 문턱전압 감소 요인을 억제하는 것은 매우 중요한 요인이 되며, 이에 따라 최근에 리세스된 게이트 트랜지스터가 제안되어 주목을 받고 있다. Therefore, in a situation where the size of low-cost competitive cell transistors continues to decrease, it is very important to suppress the threshold voltage reduction factor. Accordingly, recently recessed gate transistors have been proposed and attract attention.
도 1a 및 도 1b에 도시한 바와 같이, 리세스된 게이트 트랜지스터란 채널이 되는 실리콘 표면을 식각한 뒤 그 위에 게이트를 형성함으로써 수직 방향으로 채널의 길이를 증가시킨 소자를 말한다. 이 경우 유효 채널 길이가 증가되므로 채널의 길이를 증가시킨 소자를 의미한다. 이러한 방식으로 채널을 형성하게 되면, 유효 채널 길이가 증가되므로 채널 도핑 농도를 증가시키지 않고도 짧은 채널 마진의 확보가 가능하게 되어 DRAM 셀 트랜지스터의 리플레쉬와 같은 주요 특성을 개선시키는 것이 가능하게 된다. As shown in FIGS. 1A and 1B, a recessed gate transistor refers to a device in which a channel length is increased in a vertical direction by etching a silicon surface to be a channel and forming a gate thereon. In this case, since the effective channel length is increased, it means a device having an increased channel length. Forming a channel in this manner increases the effective channel length, thereby ensuring a short channel margin without increasing the channel doping concentration, thereby improving key characteristics such as refreshing the DRAM cell transistor.
하지만, 리세스된 게이트 트랜지스터를 형성하는데 있어서 채널 도핑의 경우 종래의 플래너 유형과 동일한 이온 주입 방식을 적용할 경우 도 2A 및 도 2B에 도시한 바와 같이 수직 채널 영역은 도핑 농도가 균일하지 못하여 부분적으로 공핍(depletion) 폭이 증가하는 영역이 형성된다. 이 경우 식각으로 인한 결정 결함 및 스트레스를 안고 있는 수직 채널 영역에서는 트랩(trap) 농도가 높아서 공핍폭의 증가에 의한 누설 전류가 매우 취약해지는 문제를 야기하여 셀 트랜지스터의 경우 리플레쉬 특성의 열화를 피할 수 없다. However, in the case of channel doping in forming the recessed gate transistor, when the same ion implantation scheme as that of the conventional planar type is applied, the vertical channel region is partially uneven because the doping concentration is not uniform as shown in FIGS. 2A and 2B. Areas of increasing depletion width are formed. In this case, in the vertical channel region, which contains crystal defects and stress due to etching, the trap concentration is high, which causes the leakage current due to the increase in the depletion width to be very weak. none.
도 3을 참조하며, 전술한 문제점을 해결하기 위하여 B(boron) 또는 Ph(phosphorous)이 도핑된 실리카-글라스(silica-glass)를 수직 채널 영역에 측벽(sidewall) 형태로 형성시킨 뒤 어닐링(anneal)을 통해 도펀트 주입을 하는 방법을 개시한다. 이러한 방법에서 공핍폭의 증가를 억제하기 위하여 1) NMOS를 형성하기 위한 B 또는 PMOS를 형성하기 위한 Ph를 이용하여 채널 도핑을 균일하게 하거나, 2) 소오스/드레인 영역을 확대시킴으로써 식각된 수직 실리콘 영역을 확장된 소오스/드레인으로 형성하는 방법이 있다. Referring to FIG. 3, in order to solve the above-mentioned problem, silica-glass doped with B (boron) or Ph (phosphorous) is formed as a sidewall in a vertical channel region and then annealed. Discloses a method for dopant injection. In this method, in order to suppress the increase in the depletion width, 1) uniform doping of the channel using B) to form NMOS or Ph to form PMOS, or 2) etched vertical silicon region by enlarging source / drain regions Is a method of forming an extended source / drain.
하지만, 2)을 적용하는 경우에는 짧은 채널 마진을 확보하기 위하여 접합 깊이를 가능한 얕게 유지하여야 하나 DRAM과 같은 높은 열예산(high thermal budget)을 가지고 있는 경우에는 과도한 확산으로 인하여 짧은 채널 마진이 오히려 감소할 수도 있다.
However, when 2) is applied, the junction depth should be kept as shallow as possible in order to secure a short channel margin, but when the high thermal budget such as DRAM is used, the short channel margin is rather reduced due to excessive diffusion. You may.
따라서, 본 발명의 주목적은 상보성 금속 산화막 반도체 인버터, DRAM, SRAM 소자, 고속 저전압 회로, 주문자형 반도체 소자, MML(Merged Memory Logic) 회로 등과 같은 종래의 CMOSFET 제작 공정과 호환이 가능한 균일하게 도핑된 수직 채널을 가지는 리세스된 게이트 MOSFET 형성 방법을 제공하는데 있다.
Accordingly, the primary object of the present invention is to uniformly doped vertically compatible with conventional CMOSFET fabrication processes such as complementary metal oxide semiconductor inverters, DRAM, SRAM devices, high speed low voltage circuits, custom semiconductor devices, MML (Merged Memory Logic) circuits, and the like. A method of forming a recessed gate MOSFET having a channel is provided.
상기 본 발명의 목적을 달성하기 위하여 실리콘 기판 상에 버퍼 산화막과 질화막을 순차적으로 형성하는 단계, 마스크를 이용하여 상기 질화막과 상기 버퍼 산화막을 소정 형상으로 패터닝하는 단계, 상기 패터닝된 질화막과 상기 버퍼 산화막을 식각 마스크로 이용하여 상기 실리콘 기판을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내에 도핑된 실리카-글라스 측벽 형태로 형성하는 단계 및 상기 실리콘 기판을 열처리함으로써 수직 채널의 균일한 도핑을 수행하는 단계를 포함하는 것을 특징으로 하는 균일하게 도핑된 수직 채널을 가지는 리세스된 게이트 MOSFET 형성 방법을 제공한다.Sequentially forming a buffer oxide film and a nitride film on a silicon substrate in order to achieve the object of the present invention, patterning the nitride film and the buffer oxide film into a predetermined shape using a mask, and the patterned nitride film and the buffer oxide film Forming a trench by etching the silicon substrate using an etching mask, forming a doped silica-glass sidewall in the trench, and performing uniform doping of vertical channels by heat treating the silicon substrate. It provides a method of forming a recessed gate MOSFET having a uniformly doped vertical channel.
여기서, 상기 트렌치 내에 도핑된 실리카-글라스 측벽 형태로 형성하는 단계 이후에, 실리콘 기판을 다시 식각하는 단계를 더 포함함으로써 수직 채널 영역의 상부에만 선택적으로 균일하게 도핑하는 것을 특징으로 한다.Here, after the step of forming the doped silica-glass sidewall in the trench, further comprising the step of etching again the silicon substrate characterized in that the doping selectively uniformly only on top of the vertical channel region.
또한, 상기 도핑된 실리카-글라스 측벽의 두께 및 상기 실리콘 식각의 두께는 소자의 특성을 고려하여 결정되는 것을 특징으로 한다.In addition, the thickness of the doped silica-glass sidewall and the thickness of the silicon etching is characterized in that it is determined in consideration of the characteristics of the device.
또한, 상기 실리콘 기판을 열처리하는 단계 이후에, 상기 도핑된 실리카-글라스 측벽을 제거하는 단계를 더 포함하고, 상기 도핑된 실리카-글라스 측벽을 제거하는 단계 이후에 트랜지스터 형성 공정을 더 포함하며, 상기 실리콘 기판을 열처리하는 단계 이후에, 트랜지스터 형성 공정을 더 포함하는 것을 특징으로 한다.
The method may further include removing the doped silica-glass sidewall after the heat treatment of the silicon substrate, and further including a transistor forming process after removing the doped silica-glass sidewall. After the heat treatment of the silicon substrate, characterized in that it further comprises a transistor forming process.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.
우선 도 4에 도시한 바와 같이, 본 발명의 바람직한 실시예에 따라 BSG/PSG 층(110)의 증착 및 열처리를 통해 수직 채널이 균일 도핑된 리세스된 게이트 트랜지스터를 형성하는데 있어서 도펀트의 과다한 확산을 짧은 채널영향의 열화를 억제하는 방법을 설명한다. 본 발명에 따르면, BSG/PSG 층(110)이 측벽 형태로 형성된 후, 실리콘 기판(102)을 다시 식각함으로써 수직 채널의 상부 영역에만 도핑이 균일하게 이루어진다.First, as shown in FIG. 4, excessive diffusion of dopants in forming a recessed gate transistor with uniformly doped vertical channels through deposition and annealing of the BSG /
도 5a 내지 도 5e에 도시한 바와 같이, 본 발명에 따른 선택적으로 균일하게 도핑된 측벽 채널을 가지는 리세스된 게이트 트랜지스터의 형성 공정을 설명한다.5A-5E, a process for forming a recessed gate transistor having a selectively uniformly doped sidewall channel in accordance with the present invention is described.
먼저, 도 5a에 도시한 바와 같이, 실리콘 기판(102) 상에 버퍼 산화막(104) 및 질화막(106)을 순차적으로 형성한다. 이어서, 리세스된 채널이 형성될 영역을 정의하기 위하여 소정 형상의 마스크(108)를 질화막(106) 상에 형성한다. First, as shown in FIG. 5A, a
도 5b에 도시한 바와 같이, 마스크(108)를 이용하여 질화막(106), 버퍼 산화막(104)을 식각한다. 이어서, 식각된 질화막(106) 및 버퍼 산화막(104)을 식각 마스크로 이용하여 실리콘 기판(102)을 식각하여 실리콘 기판(102) 내에 소정의 깊이 를 가지는 트렌치를 형성함으로써 리세스된 채널 영역을 형성한다. 그리고 나서, 마스크(108)를 제거한다.As shown in FIG. 5B, the
다음 단계로, 도 5c에 도시한 바와 같이, 도핑된 실리카-글라스(doped silica-glass) 층(110)을 질화막(106) 및 실리콘 기판(102)의 트렌치 내에 형성한다. 이때 증착되는 도핑된 실리카-글라스의 종류는 NMOSFET의 경우 균일 도핑 목적에 따른다. 즉, 공핍폭 감소가 목적인 경우에는 BSG를 사용하고 얕은 트렌치 소오스/드레인 확장이 목적인 경우에는 PSG를 사용한다. Next, as shown in FIG. 5C, a doped silica-
도 5d에 도시한 바와 같이, 채널 측벽만을 균일 도핑할 경우 증착된 도핑된 실리카-글라스 층(110)을 측벽 형태로 수직 식각한다.As shown in FIG. 5D, when uniformly doping only the channel sidewalls, the deposited doped silica-
도 5e에 도시한 바와 같이, 2차로 실리콘 기판(102)을 식각함으로써 추가의 수직 채널을 형성하게 된다. 이어서, 열처리를 함으로써 도핑된 실리카-글라스 층(110)의 도펀트를 실리콘 기판(102)으로 확산시키고 실리콘 식각 마스크 층으로 사용된 질화막(106) 및 버퍼 산화막(104)은 제거된다. 이후의 제작 공정은 종래의 리세스 채널 트랜지스터 형성 공정과 동일하다.As shown in FIG. 5E, the
본 발명에 따른 방법은 DRAM 셀 트랜지스터 이외에도 상보성 금속 산화막 반도체 인버터, SRAM 소자, 고속 저전압 회로, 주문자형 반도체 소자, MML(Merged Memory Logic) 회로 등과 같은 종래의 CMOSFET 제작 공정과 호환이 가능하여 광범위하게 적용이 가능하다. The method according to the present invention is widely applicable to conventional CMOSFET fabrication processes such as complementary metal oxide semiconductor inverters, SRAM devices, high-speed low-voltage circuits, custom-made semiconductor devices, MML (Merged Memory Logic) circuits, etc. in addition to DRAM cell transistors. This is possible.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.
본 발명의 리세스된 게이트 트랜지스터를 사용할 경우 짧은 채널 마진의 열화가 없이 오프-영역에서 누설전류가 감소되며, 이로 인하여 셀 트랜지스터의 경우 리플레쉬 특성의 개선이 가능하고 로직 트랜지스터의 경우 전력소모가 감소하게 되어 고성능의 반도체 소자의 제작이 가능하게 되는 효과가 있다.When the recessed gate transistor of the present invention is used, the leakage current is reduced in the off-region without deterioration of the short channel margin, thereby improving the refresh characteristics of the cell transistor and reducing the power consumption of the logic transistor. As a result, it is possible to manufacture high-performance semiconductor devices.
또한, 본 발명에 따른 방법은 리세스된 게이트 트랜지스터 뿐만 아니라 종래의 3차원 트랜지스토(수직형 MOSFET)에도 적용이 가능한 효과가 있다. In addition, the method according to the present invention has an effect that can be applied not only to the recessed gate transistor but also to a conventional three-dimensional transistor (vertical MOSFET).
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040117298A KR20060077765A (en) | 2004-12-30 | 2004-12-30 | Method for forming recessed gate mosfet having uniformly doped vertical channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040117298A KR20060077765A (en) | 2004-12-30 | 2004-12-30 | Method for forming recessed gate mosfet having uniformly doped vertical channel |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060077765A true KR20060077765A (en) | 2006-07-05 |
Family
ID=37169775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040117298A KR20060077765A (en) | 2004-12-30 | 2004-12-30 | Method for forming recessed gate mosfet having uniformly doped vertical channel |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060077765A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100929629B1 (en) * | 2006-12-28 | 2009-12-03 | 주식회사 하이닉스반도체 | Manufacturing Method of Semiconductor Device |
-
2004
- 2004-12-30 KR KR1020040117298A patent/KR20060077765A/en not_active Application Discontinuation
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |