KR100598180B1 - Transistor and forming method thereof - Google Patents

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Abstract

본 발명은 비트라인 노드부 및 스토리지 노드부와 인접한 채널 영역의 도핑 농도를 각각의 노드부의 특성에 맞게 형성하여 디램 소자의 리프레쉬 특성을 개선하도록 하는 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a transistor and a method of manufacturing the same to form a doping concentration of the bit line node portion and the channel region adjacent to the storage node portion in accordance with the characteristics of each node portion to improve the refresh characteristics of the DRAM device.

본 발명에 따른 트랜지스터는 반도체 기판 위에 형성되는 게이트와, 게이트 아래에 형성되어 있으며, 비트라인 노드부와 인접하는 소정 영역에는 나머지 영역보다 높은 농도의 불순물이 도핑된 채널 영역 및 게이트의 측벽에 형성되어 있는 절연 스페이서를 포함한다.A transistor according to the present invention is formed on a gate formed on a semiconductor substrate and under a gate, and formed in a predetermined region adjacent to a bit line node portion in a channel region doped with a higher concentration of impurities than the remaining region and in a sidewall of the gate. Insulated spacers.

채널영역, 비트라인노드부, 스토리지노드부, 리프레쉬Channel area, bit line node part, storage node part, refresh

Description

트랜지스터 및 그 제조 방법{Transistor and forming method thereof} Transistor and manufacturing method thereof             

도 1은 종래 트랜지스터 제조 방법에 의해 제조된 트랜지스터의 구조를 개략적으로 나타낸 단면도이다.1 is a cross-sectional view schematically showing the structure of a transistor manufactured by a conventional transistor manufacturing method.

도 2는 본 발명의 실시예에 따른 트랜지스터의 구조를 나타낸 단면도이다.2 is a cross-sectional view illustrating a structure of a transistor according to an embodiment of the present invention.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 트랜지스터의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.3A through 3C are cross-sectional views sequentially illustrating a method of manufacturing a transistor according to an exemplary embodiment of the present invention.

- 도면의 주요부분에 대한 부호의 설명 -   -Explanation of symbols for the main parts of the drawings-

100 : 반도체 기판 110 : 게이트 산화막100 semiconductor substrate 110 gate oxide film

120 : 채널 영역 130 : 마스크 120: channel area 130: mask

140 : 게이트 도전막 150 : 하드 마스크140: gate conductive film 150: hard mask

160 : 게이트 170 : 절연 스페이서160: gate 170: insulation spacer

180 : 소오스/드레인 접합부180 source / drain junction

A : 비트라인 노드부 B : 스토리지 노드부A: bit line node portion B: storage node portion

본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 디램 메모리 셀의 리프레쉬 특성을 개선하도록 하는 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to a transistor and a method of manufacturing the same, and more particularly, to a transistor and a method of manufacturing the same to improve the refresh characteristics of the DRAM memory cell.

현재 디램 셀의 고집적화로 인하여 소자의 디자인 룰(design rule)이 감소됨에 따라, 트랜지스터의 크기가 감소되어 트랜지스터의 채널 길이 또한 짧아지고 있다. 채널 길이가 짧아지게 되면, 트랜지스터의 단채널 효과(Short-Channel Effect)가 심화되며, 이는 소오스/드레인 접합부 간의 펀치쓰루 특성을 열화시키거나, 오프 시 흐르는 누설 전류를 증가시켜 디램 셀의 리프레쉬 특성을 악화시키는 문제가 있다.As the design rule of the device is reduced due to the high integration of the DRAM cell, the transistor size is reduced and the channel length of the transistor is also shortened. As the channel length becomes shorter, the short-channel effect of the transistor is intensified, which degrades the punch-through characteristics between the source / drain junctions or increases the leakage current flowing in the off state, thereby reducing the refresh characteristics of the DRAM cell. There is a problem that makes it worse.

이하, 첨부된 도면을 참조하여 종래 기술에 의한 트랜지스터 제조 방법에 의해 제조된 트랜지스터의 문제점을 상세하게 설명하도록 한다.Hereinafter, a problem of a transistor manufactured by a transistor manufacturing method according to the prior art will be described in detail with reference to the accompanying drawings.

도 1은 종래 반도체 소자의 트랜지스터 제조 방법에 의해 제조된 트랜지스터의 구조를 개략적으로 나타낸 단면도이다.1 is a cross-sectional view schematically showing the structure of a transistor manufactured by a transistor manufacturing method of a conventional semiconductor device.

도 1에 도시된 바와 같이, 반도체 기판(100)의 활성 영역 내에 다양한 이온 주입 공정이 진행하여 웰(well) 영역(도시하지 않음) 및 채널 영역(120)을 형성하고, 그 위에 게이트 산화막(110), 게이트 도전막(140) 및 게이트 하드 마스크(150)가 순차 적층되어 있는 게이트(160)를 다수개 형성한다. 이때, 게이트 도전막(140)은 게이트 폴리막(143) 및 게이트 텅스텐 실리사이드막(146)이 순차 적층되어 있는 구조를 가진다. As shown in FIG. 1, various ion implantation processes are performed in the active region of the semiconductor substrate 100 to form a well region (not shown) and a channel region 120, and the gate oxide layer 110 is disposed thereon. ), the gate conductive film 140 and the gate hard mask 150 to form a plurality of the gate 160, which are sequentially stacked. In this case, the gate conductive layer 140 has a structure in which the gate poly layer 143 and the gate tungsten silicide layer 146 are sequentially stacked.

그리고, 게이트(160)의 양측벽에 절연 스페이서(170)를 형성한 다음 절연 스페이서(170)의 양측 바닥면에 위치하는 기판(100) 내에는 소정 깊이를 가지는 소오스/드레인 접합부(180)를 형성하여 트랜지스터를 마련한다.In addition, an insulating spacer 170 is formed on both sidewalls of the gate 160, and then source / drain junctions 180 having a predetermined depth are formed in the substrate 100 positioned on both bottom surfaces of the insulating spacer 170. To prepare a transistor.

그런데, 종래 기술에 따른 트랜지스터는 디램 셀의 고집적화로 인하여 트랜지스터의 크기가 감소되고 있으며, 그에 따라 트랜지스터의 채널 길이 또한 짧아지게 되어 트랜지스터의 단채널 효과(Short-Channel Effect)가 심화된다. However, the transistor according to the prior art has been reduced in size due to the high integration of the DRAM cell, thereby shortening the channel length of the transistor, thereby deepening the short-channel effect of the transistor.

이에 따라, 종래에는 트랜지스터의 단채널 효과로 인하여 문턱 전압이 감소하는 것을 방지하기 위해 채널의 도핑 농도를 증가시켜 원하는 크기의 문턱전압을 얻었다. Accordingly, in order to prevent the threshold voltage from decreasing due to the short channel effect of the transistor, the threshold voltage of a desired magnitude is obtained by increasing the doping concentration of the channel.

그러나, 이러한 채널 도핑 농도의 증가는 스토리지 노드부에서의 전계 집중 현상을 유발하고, 누설 전류를 증가시켜 디램 셀의 리프레쉬 특성을 악화시키는 문제가 있다.However, such an increase in the channel doping concentration causes a problem of electric field concentration in the storage node unit and increases leakage current, thereby degrading the refresh characteristics of the DRAM cell.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 디램 셀의 고집적화로 인하여 점점 작아지고 있는 채널 영역의 농도를 비트라인 노드부와 스토리지 노드부의 인접 부분에 따라 각각의 노드부의 특성에 맞도록 다르게 형성하여 디램 소자의 리프레쉬 특성을 개선하도록 하는 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
An object of the present invention to solve the above problems is to form a different concentration of the channel region is becoming smaller due to the high integration of the DRAM cell to match the characteristics of each node according to the adjacent portion of the bit line node and storage node unit The present invention provides a transistor and a method of manufacturing the same to improve refresh characteristics of a DRAM device.

상기한 목적을 달성하기 위해 본 발명은 반도체 기판 위에 형성되는 게이트와, 상기 게이트 아래에 형성되어 있으며, 비트라인 노드부와 인접하는 절반의 영역에는 나머지 영역보다 높은 농도의 불순물이 도핑된 채널 영역 및 상기 게이트의 측벽에 형성되어 있는 절연 스페이서를 포함하는 트랜지스터를 마련한다.In order to achieve the above object, the present invention provides a gate formed on a semiconductor substrate, a channel region formed under the gate, and a region of a half doped adjacent to the bit line node part doped with a higher concentration of impurities than the rest of the region; A transistor including an insulating spacer formed on sidewalls of the gate is provided.

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또한, 상기 채널 영역의 비트라인 노드부와 인접하는 소정 영역에는 나머지 영역에 비해 2배 이상의 농도로 불순물이 도핑되어 있는 것이 바람직하고, 보다 상세하게는 상기 채널 영역의 비트라인 노드부와 인접하지 않는 소정 영역에는 0.3E13~1.0E13 농도의 불순물이 도핑되어 있는 것이 바람직하다. 이는 비트라인 노드부에서 높은 농도의 불순물을 가지게 함으로써, 소자의 고집적화로 인해 작아지고 있는 채널 길이로 인하여 발생하는 펀치 쓰루 현상을 방지하고, 디램 셀의 리프레쉬 특성을 개선하기 위함이다.In addition, the predetermined region adjacent to the bit line node portion of the channel region is preferably doped with an impurity at a concentration twice or more than the rest of the region, and more specifically, does not adjoin the bit line node portion of the channel region. It is preferable that the predetermined region is doped with impurities having a concentration of 0.3E13 to 1.0E13. This is to prevent the punch-through phenomenon caused by the channel length which is reduced due to the high integration of the device by having a high concentration of impurities in the bit line node portion, and to improve the refresh characteristics of the DRAM cell.

상기한 다른 목적을 달성하기 위해 본 발명은 반도체 기판 위에 게이트 산화막을 형성하는 단계와, 상기 반도체 기판 내에 제1 농도의 불순물을 주입하는 단계와, 상기 게이트 산화막 위에 채널 영역 중 절반의 영역으로 비트라인 노드부와 인접할 채널 영역을 드러내는 마스크를 형성하는 단계와, 상기 마스크를 이온 주입 마스크로 상기 반도체 기판 내에 제2 농도의 불순물을 더 주입하는 단계와, 상기 마스크를 제거하고, 상기 게이트 산화막 위에 게이트 도전막 및 하드마스크를 순차 적층하는 단계와, 상기 하드마스크와 게이트 도전막 및 게이트 산화막을 패터닝하여 게이트를 형성하는 단계와, 상기 게이트 측벽에 절연 스페이서를 형성하는 단계를 포함하는 트랜지스터의 제조 방법을 마련한다.In order to achieve the above object, the present invention provides a method of forming a gate oxide film on a semiconductor substrate, implanting a first concentration of impurities into the semiconductor substrate, and forming a bit line on a half of a channel region on the gate oxide film. Forming a mask that exposes a channel region adjacent to the node portion, further implanting an impurity of a second concentration into the semiconductor substrate using the mask as an ion implantation mask, removing the mask, and removing a gate over the gate oxide layer Laminating a conductive film and a hard mask sequentially; patterning the hard mask, the gate conductive film, and a gate oxide film to form a gate; and forming an insulating spacer on the sidewall of the gate. Prepare.

또한, 상기 제1 농도와 제2 농도의 합은 제1 농도의 2배 이상이 되도록 형성하는 것이 바람직하다.In addition, the sum of the first concentration and the second concentration is preferably formed to be two times or more of the first concentration.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

이제 본 발명의 실시예에 따른 트랜지스터 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a transistor and a manufacturing method thereof according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 도 2를 참고로 하여 본 발명의 실시예에 따른 트랜지스터의 구조를 설명한다. First, the structure of a transistor according to an embodiment of the present invention will be described with reference to FIG. 2.

도 2는 본 발명의 실시예에 따른 트랜지스터의 구조를 나타낸 단면도이다.2 is a cross-sectional view illustrating a structure of a transistor according to an embodiment of the present invention.

도 2에 도시한 바와 같이, 본 발명의 트랜지스터는 반도체 기판(100) 위에 게이트 산화막(110), 게이트 도전막(140) 및 하드 마스크(150)가 순차 적층되어 이루어진 게이트(160)를 가진다. As shown in FIG. 2, the transistor of the present invention has a gate 160 formed by sequentially stacking a gate oxide film 110, a gate conductive film 140, and a hard mask 150 on a semiconductor substrate 100.

그리고, 상기 게이트(160) 하부에 위치하는 기판(100) 내에는 채널 영역(120)이 위치한다. 이때, 채널 영역(120) 중 비트라인 노드부(A)와 인접하는 소정 영역(120B)에는 나머지 영역(120A)보다 높은 불순물이 도핑되어 있다. In addition, a channel region 120 is positioned in the substrate 100 positioned below the gate 160. At this time, impurities higher than the remaining region 120A are doped in the predetermined region 120B adjacent to the bit line node portion A of the channel region 120.

보다 상세하게는, 비트라인 노드부(A)와 인접하는 소정 영역(120B)은 나머지 영역(120A) 즉, 스토리지 노드부(B)와 인접하는 영역과 동일한 단면적을 가지고, 상기 채널 영역(120)의 비트라인 노드부(A)와 인접하는 소정 영역(120B)에는 나머지 영역(120A)에 비해 2배 이상의 농도를 가지는 불순물이 도핑되어 있다. 이에 따라, 본 발명에 따른 트랜지스터는, 전압 인가 시, 스토리지 노드부(B)에 걸리는 전계를 감소시켜, GIDL(Gate Induced Drain Leakage) BV(Breakdown Voltage) 증가를 통한 핫 케리어(hot carrier) 감소 및 리프레쉬 특성을 향상시킬 수 있다. 또한, 비트라인 노드부(A)에는 고농도의 불순물로 인하여 전계가 집중되더라도 커패시턴스가 존재하지 않기 때문에 전계에 의한 하강(degradation)은 고려할 필요가 없는 반면에, 고농도의 불순물로 인해 오프 시 발생하는 누설 전류를 줄일 수 있어 디램 셀의 리프레쉬 특성을 더욱 개선할 수 있다. In more detail, the predetermined region 120B adjacent to the bit line node portion A has the same cross-sectional area as that of the remaining region 120A, that is, the region adjacent to the storage node portion B, and the channel region 120. The predetermined region 120B adjacent to the bit line node portion A is doped with impurities having a concentration twice or more than that of the remaining region 120A. Accordingly, the transistor according to the present invention reduces the electric field applied to the storage node portion B when a voltage is applied, thereby reducing hot carriers by increasing a gate induced drain leakage (BID) breakdown voltage (BV) and Refresh characteristics can be improved. In addition, since the capacitance does not exist in the bit line node portion A, even when the electric field is concentrated due to a high concentration of impurities, the degradation due to the electric field does not need to be taken into account. The current can be reduced, further improving the refresh characteristics of the DRAM cell.

그리고, 상기 게이트(160)의 측벽에는 게이트(160)를 절연하는 절연 스페이서(170)가 위치하고, 게이트(160)의 양측 기판(100) 내에는 정션을 이루는 소오스/ 드레인 접합부(180)가 위치한다.In addition, an insulating spacer 170 that insulates the gate 160 is disposed on sidewalls of the gate 160, and a source / drain junction 180 forming a junction is disposed in both substrates 100 of the gate 160. .

앞서 설명한 바와 같이, 본 발명에 따른 트랜지스터는 채널 영역 중 비트라인 노드부와 인접하는 소정 영역에는 나머지 영역보다 높은 농도의 불순물이 도핑된 즉, 서로 다른 농도를 가지는 두 개의 영역으로 구분되어 있다. 다시 말해, 트랜지스터에 전압 인가 시, 비트라인 노드부와 인접하는 채널 영역의 소정 영역에 걸리는 전계에 비해 스토리지 노드부와 인접하는 채널 영역의 소정 영역에 걸리는 전계를 낮게 함으로써, 소자의 고집적화로 인하여, 채널의 길이가 작아짐에 따른 소오스/드레인 접합부 간의 펀치쓰루 특성 열화을 방지하고, 오프 시 흐르는 누설 전류 또한 감소시켜 디램 셀의 리프레쉬 특성을 개선할 수 있다.As described above, the transistor according to the present invention is divided into two regions having a different concentration, that is, a dopant having a higher concentration than the rest of the channel region is adjacent to the bit line node portion. In other words, when the voltage is applied to the transistor, the electric field applied to the predetermined region of the channel region adjacent to the storage node portion is lower than the electric field applied to the predetermined region of the channel region adjacent to the bit line node portion. As the length of the channel decreases, the punch-through characteristic deterioration between the source / drain junctions is prevented, and the leakage current flowing in the off state is also reduced to improve the refresh characteristics of the DRAM cell.

그러면, 도 3a 내지 도 3c를 참고로 하여 본 발명의 실시예에 따른 트랜지스터의 제조 방법을 설명하기로 한다.Next, a method of manufacturing a transistor according to an exemplary embodiment of the present invention will be described with reference to FIGS. 3A to 3C.

우선, 도 3a에 도시한 바와 같이, 반도체 기판(100) 위에 게이트 산화막(110)을 형성한다. 여기서, 게이트 산화막(110)은 후속 이온 주입 공정 시, 기판의 표면이 이온 주입 공정으로 인해 손상되는 것을 방지하는 완충막 역할을 한다.First, as shown in FIG. 3A, a gate oxide film 110 is formed over the semiconductor substrate 100. Here, the gate oxide layer 110 serves as a buffer to prevent the surface of the substrate from being damaged by the ion implantation process in a subsequent ion implantation process.

그리고, 상기 게이트 산화막(110)을 이온 주입 완충막으로 이용하여 반도체 기판(100) 내에 채널 영역을 형성하기 위한 채널 문턱 전압 조절 이온 중 하나로 제1 농도의 불순물을 도핑하여 제1 농도의 불순물 영역(123)을 형성한다.The impurity region of the first concentration may be doped using one of the channel threshold voltage adjusting ions for forming the channel region in the semiconductor substrate 100 using the gate oxide layer 110 as an ion implantation buffer layer. 123).

이어, 도 3b에 도시한 바와 같이, 상기 제1 농도의 불순물 영역(123)이 형성된 결과물 위에 비트라인 노드부(A)와 인접하는 채널 형성 영역(C)의 소정 영역(120B)을 노출하는 마스크(130)를 형성한다. 이때, 비트라인 노드부(A)와 인접하는 채널 형성 영역(C)의 소정 영역(120B)은 이를 제외한 채널 형성 영역(C)의 나머지 영역(120A) 즉, 스토리지 노드부(B)와 인접하는 영역과 동일한 단면적을 가지게 한다.Subsequently, as shown in FIG. 3B, a mask exposing the predetermined region 120B of the channel forming region C adjacent to the bit line node portion A on the resultant product in which the impurity region 123 of the first concentration is formed. 130 is formed. In this case, the predetermined region 120B of the channel forming region C adjacent to the bit line node portion A is adjacent to the remaining region 120A of the channel forming region C, that is, the storage node portion B except for this. Have the same cross-sectional area as the area.

그리고, 상기 마스크(130)를 이온 주입 마스크로 노출된 채널 형성 영역(C)의 비트라인 노드부와 인접하는 소정 영역(120B)에 제2 농도의 불순물을 도핑한다. 이때, 제2 농도는 제1 농도와 제2 농도의 합이 제1 농도의 2배 이상 되도록 하는 것이 바람직하다. 즉, 비트라인 노드부(A)와 인접한 소정 영역(120B)의 농도가 나머지 영역(120A)의 농도에 비해 2배 이상의 농도를 가지게 한다. 예를 들어, 스토리지 노드부(B)와 인접하는 영역(120A)의 농도가 0.3E13~1.0E13 일 경우에 비트라인 노드부(A)와 인접한 영역(120B)의 농도는 나머지 영역(120A)의 농도의 2배 이상인 0.6E13 이상이 되도록 한다. 이에 따라, 채널 형성 영역(C) 내에 비트라인 노드부 및 스토리지 노드부와 인접하는 각각의 영역에서 각각의 특성에 맞는 서로 다른 농도를 가지는 채널 영역(120)을 형성하여 소자의 고집적화로 인하여, 채널의 길이가 작아짐에 따른 소오스/드레인 접합부 간의 펀치쓰루 특성 열화을 방지하고, 오프 시 흐르는 누설 전류 또한 감소시켜 디램 셀의 리프레쉬 특성을 개선한다.The impurity of the second concentration is doped into the predetermined region 120B adjacent to the bit line node portion of the channel formation region C exposed through the ion implantation mask. At this time, the second concentration is preferably such that the sum of the first concentration and the second concentration is two times or more of the first concentration. That is, the concentration of the predetermined region 120B adjacent to the bit line node portion A may have a concentration more than twice that of the remaining region 120A. For example, when the concentration of the region 120A adjacent to the storage node portion B is 0.3E13 to 1.0E13, the concentration of the region 120B adjacent to the bit line node portion A is equal to that of the remaining region 120A. It should be at least 0.6E13, which is more than twice the concentration. Accordingly, the channel region 120 having a different concentration for each characteristic is formed in each region adjacent to the bit line node portion and the storage node portion in the channel formation region C, and thus, due to the high integration of the device, The punch-through characteristics between the source / drain junctions are prevented from decreasing as the length of the transistor decreases, and the leakage current flowing during off is also reduced to improve the refresh characteristics of the DRAM cell.

한편, 본 발명의 실시예에서는 일반적인 워드 라인을 가지는 트랜지스터를 설명하고 있는 바, 제2 농도가 제1 농도 보다 2배 이상의 농도를 가지는 불순물을 사용하고 있는 반면에, 네거티브 워드 라인(negative word line)을 가지는 트랜지스터에 있어서는 좀더 낮은 즉, 제2 농도가 제1 농도보다 약 1.5배 이상의 농도를 가지는 불순물을 사용하는 것이 바람직하다. 이에 따라, 네거티브 워드 라인을 가 지는 트랜지스터는 전압 인가 시, 일반적인 워드 라인을 가지는 트랜지스터의 스토리지 노드부에 비해 스토리지 노드부의 전계를 더욱 감소시킬 있으며, 비트라인 노드부의 전계 또한 일반적인 워드 라인을 가지는 트랜지스터에 비해 낮출 수 있어 핫 케리어를 감소시켜 디램 셀의 리프레쉬 특성을 일반적인 워드라인을 가지는 트랜지스터에 비해 더욱 향상시킬 수 있다.Meanwhile, in the exemplary embodiment of the present invention, a transistor having a general word line is described. In contrast, a negative word line is used while a second concentration uses an impurity having a concentration more than twice the first concentration. In the transistor having a ratio, it is preferable to use an impurity having a lower concentration, that is, a concentration of about 1.5 times or more than the first concentration. Accordingly, a transistor having a negative word line may further reduce an electric field of the storage node portion when a voltage is applied, compared to a storage node portion of a transistor having a general word line, and an electric field of the bit line node portion may also be applied to a transistor having a general word line. Compared to transistors having a word line, the refresh characteristics of DRAM cells can be further improved by reducing the hot carrier.

그 다음, 도 3c에 도시한 바와 같이, 서로 다른 농도를 가지는 두 개의 영역으로 구분되어 있는 채널 영역(120) 위에 게이트 산화막(110), 게이트 도전막(140) 및 하드 마스크(150)가 순차 적층되어 있는 구조의 게이트(160)를 형성한다. 이때, 상기 게이트 도전막(140)은 게이트 폴리막(143) 및 게이트 텅스텐 실리사이드막(146)이 순차 적층되어 있는 구조를 가지게 형성한다.3C, the gate oxide film 110, the gate conductive film 140, and the hard mask 150 are sequentially stacked on the channel region 120 divided into two regions having different concentrations. A gate 160 having a structure is formed. In this case, the gate conductive layer 140 has a structure in which the gate poly layer 143 and the gate tungsten silicide layer 146 are sequentially stacked.

그리고, 상기 게이트(160)가 형성된 기판(100)의 전면에 절연막(도시하지 않음)을 형성한다. 이때, 상기 절연막은 버퍼 산화막 및 질화막으로 이루어진 이중막으로 형성하는 것이 가능하다. An insulating film (not shown) is formed on the entire surface of the substrate 100 on which the gate 160 is formed. In this case, the insulating film may be formed as a double film made of a buffer oxide film and a nitride film.

이어, 상기 절연막을 선택 식각하여 게이트(160)의 양측벽에 절연 스페이서(170)를 형성한다.Next, the insulating layer is selectively etched to form insulating spacers 170 on both sidewalls of the gate 160.

그 다음, 상기 게이트(160) 및 절연 스페이서(170)를 마스크로 소오스/드레인 형성용 이온을 주입하여 소오스/드레인 접합부(180)를 형성한다(도 2 참조). Next, source / drain junction ions are implanted using the gate 160 and the insulating spacer 170 as a mask to form a source / drain junction 180 (see FIG. 2).

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

상기한 바와 같이 본 발명은 스토리지 노드부과 비트라인 노드부 각각의 특성에 맞도록 서로 다른 농도를 가지는 두 개의 영역으로 구분된 채널 영역을 형성함으로써, 디램 셀의 고집적화에 따른 게이트 채널 길이의 감소로 인해 발생하는 소오스/드레인 접합부 간의 펀치 쓰루 현상을 방지하고, 오프 시 누설 전류를 감소시켜 디램 셀의 리프레쉬 특성을 개선할 수 있다.As described above, the present invention forms a channel region divided into two regions having different concentrations to suit the characteristics of the storage node unit and the bit line node unit, thereby reducing the gate channel length due to high integration of the DRAM cell. The punch-through phenomenon between the source and drain junctions may be prevented and the leakage current may be reduced during off to improve refresh characteristics of the DRAM cell.

Claims (7)

반도체 기판 위에 형성되는 게이트와,A gate formed on the semiconductor substrate, 상기 게이트 아래에 형성되어 있으며, 비트라인 노드부와 인접하는 절반의 영역에는 나머지 영역보다 높은 농도의 불순물이 도핑된 채널 영역 및 A channel region formed under the gate and half of the region adjacent to the bit line node portion is doped with impurities having a higher concentration than the rest of the region; 상기 게이트의 측벽에 형성되어 있는 절연 스페이서를 포함하는 트랜지스터. And an insulating spacer formed on the sidewall of the gate. 삭제delete 제1항에 있어서, The method of claim 1 , 상기 채널 영역의 비트라인 노드부와 인접하는 소정 영역에는 나머지 영역에 비해 2배 이상의 농도로 불순물이 도핑되어 있는 트랜지스터.And a predetermined region adjacent to the bit line node portion of the channel region is doped with an impurity at a concentration twice or more than that of the remaining regions. 제1항에 있어서,The method of claim 1, 상기 채널 영역의 비트라인 노드부와 인접하지 않는 소정 영역에는 0.3E13~1.0E13 농도의 불순물이 도핑되어 있는 트랜지스터.And a dopant having a concentration of 0.3E13 to 1.0E13 in a predetermined region not adjacent to the bit line node portion of the channel region. 반도체 기판 위에 게이트 산화막을 형성하는 단계와,Forming a gate oxide film on the semiconductor substrate, 상기 반도체 기판 내에 제1 농도의 불순물을 주입하는 단계와,Implanting impurities of a first concentration into the semiconductor substrate; 상기 게이트 산화막 위에 채널 영역 중 절반의 영역으로 비트라인 노드부와 인접할 채널영역을 드러내는 마스크를 형성하는 단계와,Forming a mask on the gate oxide layer to expose a channel region adjacent to a bit line node portion to a half of a channel region ; 상기 마스크를 이온 주입 마스크로 상기 비트라인 노드부와 인접하게될 채널영역에 제2 농도의 불순물을 더 주입하는 단계와, Further implanting impurities of a second concentration into a channel region to be adjacent to the bit line node portion using the mask as an ion implantation mask; 상기 마스크를 제거하고, 상기 게이트 산화막 위에 게이트 도전막 및 하드마스크를 순차 적층하는 단계와,Removing the mask and sequentially laminating a gate conductive layer and a hard mask on the gate oxide layer; 상기 하드마스크와 게이트 도전막 및 게이트 산화막을 패터닝하여 게이트를 형성하는 단계와,Patterning the hard mask, the gate conductive layer, and the gate oxide layer to form a gate; 상기 게이트 측벽에 절연 스페이서를 형성하는 단계를 포함하는 트랜지스터의 제조 방법.Forming insulating spacers on the sidewalls of the gate. 삭제delete 제5항에 있어서,The method of claim 5, 상기 제1 농도와 제2 농도의 합은 제1 농도의 2배 이상이 되도록 하는 트랜지스터의 제조 방법.And a sum of the first concentration and the second concentration is equal to or greater than twice the first concentration.
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