KR100636666B1 - Method for forming the DRAM memory cell - Google Patents

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Abstract

본 발명은 고집적화에 따른 디램 메모리 셀에 있어서, 소오스/드레인 간의 펀치쓰루 현상을 방지하여 트랜지스터의 리프레쉬 특성을 확보하도록 하는 디램 메모리 셀의 제조 방법에 관한 것이다. 이는 활성 영역과 소자 분리 영역을 가지는 반도체 기판 위에 게이트 산화막 및 도전막을 순차 형성하고, 도전막 위에 게이트 형성 영역을 정의하는 하드 마스크를 형성하는 단계와, 기판의 활성 영역 위에 드레인 형성 영역을 차단하는 제1 마스크를 형성하는 단계와, 제1 마스크 및 하드 마스크를 식각 마스크로 게이트 산화막 위에 도전막이 소정 두께 잔류되도록 도전막을 식각하는 단계와, 기판에 소오스 형성용 이온을 주입하여 소오스 정션을 형성하는 단계와, 게이트 산화막 및 잔류된 도전막을 제거하는 단계와, 제1 마스크를 제거하는 단계와, 기판의 활성 영역 위에 소오스 정션을 차단하는 제2 마스크를 형성하는 단계와, 제2 마스크 및 하드 마스크를 식각 마스크로 도전막 및 게이트 산화막을 순차 식각하여 게이트를 형성하는 단계와, 기판의 드레인 형성용 이온을 주입하여 드레인 정션을 형성하는 단계와, 게이트 측벽에 절연 스페이서를 형성하는 단계를 포함한다.The present invention relates to a method of manufacturing a DRAM memory cell in which a DRAM through the high integration to prevent the punch-through phenomenon between the source / drain to ensure the refresh characteristics of the transistor. This method comprises the steps of sequentially forming a gate oxide film and a conductive film on a semiconductor substrate having an active region and an isolation region, forming a hard mask defining a gate formation region on the conductive film, and blocking the drain formation region on the active region of the substrate. Forming a mask, etching the conductive film so that the conductive film remains a predetermined thickness on the gate oxide layer using the first mask and the hard mask as an etching mask, and forming a source junction by implanting source forming ions into the substrate; Removing the gate oxide film and the remaining conductive film, removing the first mask, forming a second mask that blocks the source junction over the active region of the substrate, and etching the second mask and the hard mask. Etching the conductive film and the gate oxide film sequentially to form a gate; It comprises the steps of forming an insulating spacer on a gate side wall that forms a drain junction by implanting ions for forming lane.

소오스, 드레인, 정션, 리프레쉬, 트랜지스터, 펀치쓰루Source, Drain, Junction, Refresh, Transistor, Punch Through

Description

디램 메모리 셀의 제조방법{Method for forming the DRAM memory cell} Method for forming the DRAM memory cell             

도 1은 종래 디램 메모리 셀의 제조 방법에 의해 제조된 셀 트랜지스터 구조를 개략적으로 나타낸 단면도이다.1 is a cross-sectional view schematically illustrating a cell transistor structure manufactured by a conventional method of manufacturing a DRAM memory cell.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 디램 메모리 셀의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2A to 2F are cross-sectional views sequentially illustrating a method of manufacturing a DRAM memory cell according to an exemplary embodiment of the present invention.

- 도면의 주요부분에 대한 부호의 설명 -   -Explanation of symbols for the main parts of the drawings-

100 : 반도체 기판 110 : 소자 분리막100 semiconductor substrate 110 device isolation film

130 : 채널 영역 140 : 게이트130: channel region 140: gate

150 : 하드 마스크 160 : 절연 스페이서150: hard mask 160: insulation spacer

170 : 소오스 정션 173 : LDD 영역170: source junction 173: LDD region

175 : 드레인 영역175: drain region

본 발명은 디램 메모리 셀의 제조 방법에 관한 것으로, 보다 상세하게는 고집적화에 따른 디램 메모리 셀에 있어서, 트랜지스터의 리프레쉬 특성을 확보할 수 디램 메모리 셀의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a DRAM memory cell, and more particularly, to a method for manufacturing a DRAM memory cell in which a DRAM memory cell according to high integration can secure a refresh characteristic of a transistor.

일반적으로 DRAM(Dynamic Random Access Memory, 이하 DRAM 이라 칭함)은 하나의 트랜지스터 및 하나의 커패시터로 이루어진 메모리 셀(Memory Cell)을 갖고 있다.Generally, a DRAM (Dynamic Random Access Memory, hereinafter referred to as DRAM) has a memory cell composed of one transistor and one capacitor.

현재 디램 메모리 셀의 고집적화로 인하여 소자의 디자인 룰(design rule)이 감소됨에 따라, 트랜지스터의 게이트 채널의 길이 또한 짧아지고 있다. 트랜지스터의 게이트 채널의 길이가 짧아지면 단채널 효과가 심화되며, 이는 소오스/드레인 간의 펀치쓰루 특성을 열화시키거나, 오프시 흐르는 누설 전류를 증가시킨다.As the design rule of the device is reduced due to the high integration of DRAM memory cells, the length of the gate channel of the transistor is also shortened. Shorter gate channel lengths of transistors intensify short channel effects, which degrade the punch-through characteristics between the source and drain, or increase the leakage current flowing off.

도 1은 종래 디램 메모리 셀의 제조 방법에 의해 제조된 셀 트랜지스터 구조를 개략적으로 나타낸 단면도이다.1 is a cross-sectional view schematically illustrating a cell transistor structure manufactured by a conventional method of manufacturing a DRAM memory cell.

도 1에 도시된 바와 같이, 소자 분리막(110)에 의해 소자 분리 영역과 활성 영역으로 구분되어 있는 기판(100)의 활성 영역 내에 다양한 이온 주입 공정이 진행하여 웰(well) 영역(도시하지 않음), 채널 영역(130) 및 소자의 고집적화에 따른 펀치쓰루 현상을 방지하는 펀치 정지 영역(120)을 형성하고, 그 위에 게이트 산화막(142), 게이트 도전막(144) 및 하드 마스크(150)가 순차 적층되어 있는 게이트 패턴을 다수개 형성한다. 그리고, 게이트(140)의 양측 바닥면에 위치하는 기판(100) 내에는 정션을 형성하기 위한 이온 주입 공정을 진행하여 소오스 정션(170) 및 드레인 정션(175)을 형성한 다음 게이트(140)의 양측벽에 절연 스페이서(160)를 형성하여 트랜지스터를 형성한다. As illustrated in FIG. 1, various ion implantation processes are performed in the active region of the substrate 100 divided into the device isolation region and the active region by the device isolation layer 110 to form a well region (not shown). In addition, the channel region 130 and the punch stop region 120 to prevent the punch-through phenomenon due to the high integration of the device are formed, and the gate oxide layer 142, the gate conductive layer 144, and the hard mask 150 are sequentially formed thereon. A plurality of stacked gate patterns are formed. In addition, an ion implantation process for forming a junction is performed in the substrate 100 positioned on both bottom surfaces of the gate 140 to form a source junction 170 and a drain junction 175. Insulating spacers 160 are formed on both sidewalls to form transistors.

그런데, 종래 기술에 따른 디램 메모리 셀의 제조 방법은, 트랜지스터의 소오스 및 드레인 형성을 위한 정션 이온 주입 공정에 있어서, 공정 조건을 소오스 및 드레인 정션 각각의 특성에 따른 구분 없이, 트랜지스터 구동에 있어 상대적으로 중요한 역할을 하는 소오스 정션을 형성하기 위한 공정 조건을 기준으로 소오스 및 드레인 정션을 동시에 형성한다. 이에 따라 소오스 및 드레인 정션 모두 스토리지 노드와 연결되어 커패시터에 저장된 전하를 오랜 기간 보관하기 위한 소오스 정션의 특성에 맞는 모양, 즉, 게이트 패턴을 중심으로 기판 내에 광범하면서 깊고 완만한 곡선으로 이루어진 모양을 가진다.However, in the method of manufacturing a DRAM memory cell according to the related art, in a junction ion implantation process for forming a source and a drain of a transistor, the process conditions are relatively different in driving a transistor without distinguishing the process conditions according to the characteristics of the source and the drain junction. The source and drain junctions are simultaneously formed based on the process conditions for forming the source junction, which plays an important role. As a result, both the source and drain junctions are connected to the storage node to match the characteristics of the source junction for long-term storage of charge stored in the capacitor, that is, the shape of the broad and gentle curve in the substrate centered on the gate pattern. .

그러나, 게이트 패턴을 중심으로 게이트 패턴의 양측 기판 내에 깊고도 넓으며, 가장자리가 완만한 곡선으로 이루어진 형상을 가지는 소오스 및 드레인 정션은 최근 디램 메모리 셀의 고집적화로 인하여 게이트 패턴의 폭 또한 작아짐에 따라, 서로 간에 펀치쓰루 현상을 유발하여 리프레쉬 특성을 감소시킨다.However, the source and drain junctions having a shape that is deep and wide in the substrates on both sides of the gate pattern with a smooth curved edge around the gate pattern have recently decreased due to the high integration of DRAM memory cells. It causes a punch-through phenomenon in the liver, which reduces the refresh characteristics.

또한, 소오스 및 드레인 정션 간에 발생하는 펀치쓰루 현상을 최소화하기 위해 소오스 및 드레인 정션이 형성될 영역에 도핑된 펀치 정지 이온은 소오스 정션의 전계를 증가시키게 되어 소오스 정션의 누설 전류를 유발한다. 이는 디램 메모리 셀의 리프레쉬 특성을 더욱 감소시킨다.In addition, the punch stop ions doped in the region where the source and drain junctions are to be formed to minimize the punch-through phenomenon occurring between the source and drain junctions increase the electric field of the source junction, causing a leakage current of the source junction. This further reduces the refresh characteristics of the DRAM memory cell.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 디램 메모리 셀의 소오스 및 드레인 정션을 각각의 특성에 맞는 구조를 가지게 형성함으로써, 소자의 고집적화에 따른 소오스 및 드레인 정션 간의 펀치쓰루 현상을 방지하며 디램 메모리 셀의 리프레쉬 특성을 확보하는 디램 메모리 셀의 제조 방법을 제공하기 위한 것이다.
An object of the present invention is to form a source and drain junction of the DRAM memory cell having a structure suitable for each characteristic to solve the above problems, thereby preventing the punch-through phenomenon between the source and drain junction due to the high integration of the device It is an object of the present invention to provide a method for manufacturing a DRAM memory cell that secures refresh characteristics of the memory cell.

상기한 목적을 달성하기 위해 본 발명은 활성 영역과 소자 분리 영역을 가지는 반도체 기판 위에 게이트 산화막 및 도전막을 순차 형성하고, 상기 도전막 위에 게이트 형성 영역을 정의하는 하드 마스크를 형성하는 단계와, 상기 기판의 활성 영역 위에 드레인 형성 영역을 차단하는 제1 마스크를 형성하는 단계와, 상기 제1 마스크 및 상기 하드 마스크를 식각 마스크로 상기 도전막이 상기 게이트 산화막 위에 소정 두께 잔류되도록 상기 도전막을 식각하는 단계와, 상기 기판에 소오스 형성용 이온을 주입하여 소오스 정션을 형성하는 단계와, 상기 소오스 정션 위에 위치하는 상기 게이트 산화막 및 상기 도전막을 제거하는 단계와, 상기 제1 마스크를 제거하는 단계와, 상기 기판의 활성 영역 위에 소오스 정션을 차단하는 제2 마스크를 형성하는 단계와, 상기 제2 마스크 및 상기 하드 마스크를 식각 마스크로 상기 도전막 및 상기 게이트 산화막을 식각하여 게이트를 형성하는 단계와, 상기 기판의 드레인 형성용 이온을 주입하여 드레인 정션을 형성하는 단계와, 상기 게이트 측벽에 절연 스페이서를 형성하는 단계를 포함하는 디램 메모리 셀의 제조 방법을 제공한다.In order to achieve the above object, the present invention is a step of sequentially forming a gate oxide film and a conductive film on a semiconductor substrate having an active region and a device isolation region, and forming a hard mask defining a gate formation region on the conductive film, and the substrate Forming a first mask blocking a drain forming region over an active region of the substrate, etching the conductive layer using the first mask and the hard mask as an etch mask so that the conductive layer remains a predetermined thickness on the gate oxide layer; Implanting source forming ions into the substrate to form a source junction, removing the gate oxide film and the conductive film positioned on the source junction, removing the first mask, and activation of the substrate Forming a second mask over the region to block the source junction; Etching the conductive layer and the gate oxide layer using the second mask and the hard mask as an etch mask to form a gate, implanting a drain forming ion of the substrate to form a drain junction, and forming a gate sidewall It provides a method for manufacturing a DRAM memory cell comprising the step of forming an insulating spacer in the.

여기서, 상기 제1 마스크 및 상기 하드 마스크를 식각 마스크로 상기 도전막이 상기 게이트 산화막 위에 소정 두께 잔류되도록 상기 도전막을 식각하는 단계에서, 상기 잔류된 도전막은 150~300Å의 두께를 가지도록 하는 것이 바람직하다. 이때, 잔류된 도전막은 추후 소오스 특성에 맞는 모양을 가지는 소오스 정션을 형성하기 위해 높은 에너지로 이온 주입 공정 시, 완충막 역할을 한다. Here, in the etching of the conductive film such that the conductive film remains on the gate oxide film by a predetermined thickness using the first mask and the hard mask as an etch mask, the remaining conductive film may have a thickness of 150 to 300 kPa. . At this time, the remaining conductive film serves as a buffer layer in the ion implantation process at a high energy to form a source junction having a shape suitable for source characteristics later.

또한, 상기 게이트 산화막 및 상기 도전막을 제거하는 단계 이후에 상기 소오스 정션 내에 LDD(Lightly Doped Drain) 영역을 형성하는 단계를 더 포함하여 소자의 고집적화에 따른 단채널 효과의 발생을 최소화하는 것이 바람직하다.The method may further include forming a lightly doped drain (LDD) region in the source junction after removing the gate oxide layer and the conductive layer to minimize occurrence of a short channel effect due to high integration of the device.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Like parts are designated by like reference numerals throughout the specification.

이제 본 발명의 실시예에 따른 반도체 소자의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a method of manufacturing a semiconductor device according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 디램 메모리 셀의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2A to 2F are cross-sectional views sequentially illustrating a method of manufacturing a DRAM memory cell according to an exemplary embodiment of the present invention.

먼저, 도 2a에 도시한 바와 같이, 소자 분리막(110)에 의해 소자 분리 영역과 활성 영역으로 구분되어 있는 기판(100) 내에 웰 영역(도시하지 않음) 및 채널 영역(130)을 순차 형성한다. First, as shown in FIG. 2A, a well region (not shown) and a channel region 130 are sequentially formed in the substrate 100 which is divided into an isolation region and an active region by the isolation layer 110.

한편, 종래 기술에서는 기판 내에 웰 영역을 형성한 후, 즉, 채널 영역을 형성하기 전에 소오스 및 드레인 정션 간에 발생하는 펀치쓰루 현상을 방지하기 위한 펀치 정지 영역을 형성하였으나, 본 발명에서는 추후 공정에 의해 소오스 및 드레인 정션을 각각의 특성에 맞게 형성하여 펀치쓰루 현상의 발생을 방지하고 있기 때문에 게이트 채널의 길이 축소에 상관없이 펀치 정지 영역을 형성하기 위한 공정을 생략하는 것이 가능하다.On the other hand, in the prior art, a punch stop region is formed to prevent the punch-through phenomenon occurring between the source and the drain junction after the well region is formed in the substrate, that is, before the channel region is formed. Since the source and drain junctions are formed in accordance with the respective characteristics to prevent the occurrence of the punch through phenomenon, it is possible to omit the process for forming the punch stop region regardless of the length of the gate channel.

이어, 도 2b에 도시한 바와 같이, 상기 채널 영역(130)을 가지는 기판(100) 위에 게이트 산화막(142), 도전막(144) 및 질화막(도시하지 않음)을 순착 적층한 다음 그 위에 게이트 형성 영역을 정의하는 감광막 패턴(155)을 형성한다. Subsequently, as illustrated in FIG. 2B, a gate oxide layer 142, a conductive layer 144, and a nitride layer (not shown) are sequentially stacked on the substrate 100 having the channel region 130, and then a gate is formed thereon. A photoresist pattern 155 defining a region is formed.

그리고, 감광막 패턴(155)을 식각 마스크로 질화막을 선택적 식각하여 하드 마스크(150)를 형성한다. 하드 마스크(150)는 상부의 감광막 패턴(155)과 동일한 패턴 즉, 도전막(144) 위에서 게이트 형성 영역을 정의하는 패턴을 가지므로, 후속 게이트 식각 공정에 있어서, 게이트의 임계치수(CD) 변화를 방지한다.The nitride layer is selectively etched using the photoresist pattern 155 as an etching mask to form the hard mask 150. Since the hard mask 150 has the same pattern as the upper photoresist pattern 155, that is, the pattern defining the gate formation region on the conductive layer 144, the threshold value CD of the gate is changed in a subsequent gate etching process. To prevent.

다음, 도 2c에 도시한 바와 같이, 상기 하드 마스크(150)가 형성되어 있는 기판(100)의 전면에 감광막(도시하지 않음)을 도포 한 다음 사진 식각하여 드레인 형성 영역을 차단하는 제1 마스크(180)를 형성한다. Next, as shown in FIG. 2C, a first mask for applying a photoresist film (not shown) to the entire surface of the substrate 100 on which the hard mask 150 is formed and then etching the photo to block the drain formation region ( 180).

이후, 상기 제1 마스크(180)와 하드 마스크(150)를 식각 마스크로 드러난 도 전막(144)을 선택적 식각하되, 하부에 위치하는 게이트 유전막(142) 위에 소정 두께만큼 잔류되도록 식각한다("A" 참조). 이때, 잔류되는 도전막(144)의 두께는 150~300Å를 가지는 것이 바람직하며, 본 발명의 실시예에서는 약 200Å의 두께만큼 잔류되도록 식각한다. 잔류된 도전막(144)은 후술하는 소오스 정션 형성용 이온 주입 공정 시, 완충막 역할을 한다.Subsequently, the conductive film 144 exposed through the first mask 180 and the hard mask 150 as an etch mask is selectively etched, and then etched so as to remain on the lower portion of the gate dielectric layer 142 by a predetermined thickness ("A"). " Reference). At this time, the thickness of the conductive film 144 remaining preferably has a thickness of 150 to 300 kPa, and in the exemplary embodiment of the present invention, the thickness of the conductive film 144 may be etched so that the thickness is about 200 kPa. The remaining conductive film 144 functions as a buffer film in the ion implantation process for forming a source junction, which will be described later.

그리고, 상기 제1 마스크(180) 및 하드 마스크(150)를 이온 주입 마스크로 소오스 형성용 이온 주입 공정을 진행하여 기판(100) 내에 소오스 정션(170)을 형성한다. 이때, 소오스 정션(170)의 특성은 일반적으로 추후 공정에 의해 형성되는 스토리지 노드와 연결하여 커패시터에 저장되어 있는 전하를 장시간 보관하도록 하는 것이며, 이를 위해 소오스 정션(170)의 형상은 기판 내에 깊고도 넓으며, 가장자리가 완만한 곡선을 가지게 형성하는 것이 바람직하다. 이에 따라, 본 발명에서는 소오스 형성용 이온 주입 시, 높은 에너지로 주입하되 기판(100) 위에 잔류된 도전막(144)을 완충막으로 사용함으로써, 별도의 완충막 형성 공정 없이 깊고도 넓으며 가장자리가 완만한 곡선을 이루는 소오스 정션(170)을 형성한다.In addition, a source junction 170 is formed in the substrate 100 by performing a source forming ion implantation process using the first mask 180 and the hard mask 150 as an ion implantation mask. In this case, the characteristics of the source junction 170 is generally connected to a storage node formed by a later process to store the charge stored in the capacitor for a long time, and for this purpose, the shape of the source junction 170 is deep and wide in the substrate. It is desirable to form a smooth curved edge. Accordingly, in the present invention, when implanting ions for source formation, the implanted with high energy, but using the conductive film 144 remaining on the substrate 100 as a buffer film, deep, wide and smooth edge without a separate buffer film forming process A source junction 170 is formed to form a curve.

이어, 도 2d에 도시한 바와 같이, 상기 제1 마스크(180) 및 하드 마스크(150)를 마스크로 잔류된 도전막(144) 및 게이트 산화막(142)을 식각하여 제거한 다음 기판(100)에 LDD(Lightly Doped Drain) 형성용 이온 주입 공정을 진행하여 LDD 영역(173)을 형성한다. 그리고, 상기 제1 마스크(180)를 제거하여 드레인 형성 영역을 드러낸다.Subsequently, as illustrated in FIG. 2D, the first mask 180 and the hard mask 150 are removed by etching the conductive layer 144 and the gate oxide layer 142 remaining as a mask, and then LDD is removed from the substrate 100. The LDD region 173 is formed by performing an ion implantation process for forming a lightly doped drain . The first mask 180 is removed to expose the drain formation region.

다음, 도 2e에 도시한 바와 같이, 상기 하드 마스크(150)가 형성되어 있는 기판(100)의 전면에 감광막(도시하지 않음)을 도포 한 다음 사진 식각하여 LDD 영 역(173) 즉, 소오스 정션(170)을 차단하는 제2 마스크(190)를 형성한다. Next, as shown in FIG. 2E, a photoresist (not shown) is coated on the entire surface of the substrate 100 on which the hard mask 150 is formed, and then photo-etched to form an LDD region 173, that is, a source junction. A second mask 190 is formed to block 170.

그리고, 상기 제2 마스크(190) 및 하드 마스크(150)를 식각 마스크로 도전막(144) 및 게이트 유전막(142)을 식각하여 게이트(140)를 형성한다. 이어, 상기 제2 마스크(190) 및 하드 마스크(150)를 이온 주입 마스크로 기판(100)에 드레인 형성용 이온을 주입하여 드레인 정션(175)을 형성한다. 이때, 드레인 정션(175)은 소오스 정션(170)에 데이터를 정확하게 전송하거나 전송 받기만 하면 되기 때문에 소오스 정션(170)과 펀치쓰루 현상이 발생하지 않게 고농도로 얕게 형성한다.The gate layer 140 is formed by etching the conductive layer 144 and the gate dielectric layer 142 using the second mask 190 and the hard mask 150 as an etching mask. Subsequently, the drain junction 175 is formed by implanting drain forming ions into the substrate 100 using the second mask 190 and the hard mask 150 as ion implantation masks. In this case, since the drain junction 175 only needs to transmit or receive data to the source junction 170 accurately, the drain junction 175 is formed to be shallow and highly concentrated so that the punch-through phenomenon does not occur.

이어, 상기 제2 마스크(190)를 제거한 다음, 도 2f에 도시한 바와 같이, 상기 게이트(140) 및 하드 마스크(150)로 이루어진 게이트 패턴의 양측벽에 절연물로 이루어진 절연 스페이서(160)를 형성하여 게이트(140)를 보호한다.Subsequently, after the second mask 190 is removed, an insulating spacer 160 made of an insulator is formed on both sidewalls of the gate pattern including the gate 140 and the hard mask 150, as illustrated in FIG. 2F. To protect the gate 140.

앞서 설명한 바와 같이, 본 발명은 소오스 정션과 드레인 정션을 각각의 특성에 맞게 별도의 공정을 진행하여 각각 형성함으로써, 디램 메모리 셀의 고집적화에 따른 게이트 채널의 길이로 인해 발생하는 소오스 및 드레인 정션 간의 펀치쓰루 현상을 방지하여 트랜지스터의 리플레쉬 특성을 확보하고 있다.As described above, according to the present invention, the source junction and the drain junction are formed through separate processes according to their characteristics, respectively, so that the punch between the source and drain junctions generated due to the length of the gate channel due to the high integration of the DRAM memory cell is achieved. Through-through prevents the transistor's refresh characteristics.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.  Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

상기한 바와 같이 본 발명은 소오스 정션과 드레인 정션을 각각의 특성에 맞게 별도의 공정을 통해 각각 형성함으로써, 디램 메모리 셀의 고집적화에 따른 게이트 채널 길이의 감소로 인하여 발생하는 소오스 및 드레인 정션 간의 펀치쓰루 현상을 방지하여, 트랜지스터의 리플레쉬 특성을 확보한다. As described above, the present invention forms a source junction and a drain junction through separate processes according to respective characteristics, thereby punch-through between the source and drain junctions caused by the reduction of the gate channel length due to the high integration of DRAM memory cells. The phenomenon is prevented, and the refresh characteristic of the transistor is ensured.

또한, 본 발명은 펀치쓰루 현상을 방지하기 위해 별도의 공정을 진행하여 형성하는 펀치 정지 영역을 생략할 수 있으며, 그 결과, 디램 메모리 셀의 전체적인 제조 공정을 단순화한다.
또 소오스 형성용 이온 주입 시, 잔류시킨 도전막을 완충막으로 사용함으로써, 별도의 완충막 형성 공정 없이 깊고도 넓으며 가장자리가 완만한 곡선을 이루는 소오스 정션)을 형성할 수 있다. In addition, the present invention can omit the punch stop region formed by performing a separate process to prevent the punch-through phenomenon, as a result, to simplify the overall manufacturing process of the DRAM memory cell.
In addition, by using the conductive film remaining as a buffer film during source formation ion implantation, a source junction having a deep, wide and smooth edge can be formed without a separate buffer film forming process.

Claims (3)

활성 영역과 소자 분리 영역을 가지는 반도체 기판 위에 게이트 산화막 및 도전막을 순차 형성하고, 상기 도전막 위에 게이트 형성 영역을 정의하는 하드 마스크를 형성하는 단계와,Sequentially forming a gate oxide film and a conductive film on a semiconductor substrate having an active region and an isolation region, and forming a hard mask on the conductive film to define a gate formation region; 상기 기판의 활성 영역 위에 드레인 형성 영역을 차단하는 제1 마스크를 형성하는 단계와,Forming a first mask over the active region of the substrate to block the drain formation region; 상기 제1 마스크 및 상기 하드 마스크를 식각 마스크로 상기 도전막이 상기 게이트 산화막 위에 소정 두께 잔류되도록 상기 도전막을 식각하는 단계와,Etching the conductive layer using the first mask and the hard mask as an etch mask so that the conductive layer remains a predetermined thickness on the gate oxide layer; 상기 기판에 소오스 형성용 이온을 주입하여 소오스 정션을 형성하는 단계와,Implanting source forming ions into the substrate to form a source junction; 상기 소오스 정션 위에 위치하는 상기 게이트 산화막 및 상기 도전막을 제거하는 단계와,Removing the gate oxide film and the conductive film on the source junction; 상기 제1 마스크를 제거하는 단계와, Removing the first mask; 상기 기판의 활성 영역 위에 소오스 정션을 차단하는 제2 마스크를 형성하는 단계와,Forming a second mask over the active region of the substrate to block source junctions; 상기 제2 마스크 및 상기 하드 마스크를 식각 마스크로 상기 도전막 및 상기 게이트 산화막을 식각하여 게이트를 형성하는 단계와,Etching the conductive layer and the gate oxide layer using the second mask and the hard mask as an etch mask to form a gate; 상기 기판의 드레인 형성용 이온을 주입하여 드레인 정션을 형성하는 단계와,Implanting ions for drain formation of the substrate to form a drain junction; 상기 게이트 측벽에 절연 스페이서를 형성하는 단계를 포함하는 디램 메모리 셀의 제조 방법. Forming insulating spacers on the sidewalls of the gate. 제1항에 있어서, The method of claim 1, 상기 제1 마스크 및 상기 하드 마스크를 식각 마스크로 상기 도전막이 상기 게이트 산화막 위에 소정 두께 잔류되게 상기 도전막을 식각하는 단계에서, 상기 잔류된 도전막은 150~300Å의 두께를 가지게 하는 디램 메모리 셀의 제조 방법.And etching the conductive layer such that the conductive layer is left on the gate oxide layer with a predetermined thickness using the first mask and the hard mask as an etch mask, wherein the remaining conductive layer has a thickness of 150 to 300 占 퐉. . 제1항에 있어서, The method of claim 1, 상기 게이트 산화막 및 상기 도전막을 제거하는 단계 이후에 상기 소오스 정션 내에 LDD(Lightly Doped Drain) 영역을 형성하는 단계를 더 포함하는 디램 메모리 셀의 제조 방법.And forming a lightly doped drain ( LDD ) region in the source junction after removing the gate oxide layer and the conductive layer.
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