KR100399942B1 - Method for fabricating semiconductor device - Google Patents
Method for fabricating semiconductor device Download PDFInfo
- Publication number
- KR100399942B1 KR100399942B1 KR10-2000-0037441A KR20000037441A KR100399942B1 KR 100399942 B1 KR100399942 B1 KR 100399942B1 KR 20000037441 A KR20000037441 A KR 20000037441A KR 100399942 B1 KR100399942 B1 KR 100399942B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- forming
- peripheral circuit
- junction
- gate
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 셀영역과 주변회로영역으로 이루어지는 반도체기판 상에 게이트를 형성하는 단계, 상기 주변회로영역의 반도체기판 소정영역에 이온주입을 통해 LDD 영역을 형성하는 단계, 상기 반도체 기판의 전면에 질화막을 형성하는 단계, 상기 셀영역에만 선택적으로 이온주입을 실시하여 상기 게이트 양측의 반도체기판에 비트라인 및 스토리지노드 콘택을 위한 접합영역을 형성하는 단계, 상기 질화막 상부에 스페이서용 산화막을 형성하는 단계, 상기 주변회로영역의 LDD 영역만을 선택적으로 노출시키는 마스크를 형성하는 단계, 상기 질화막을 배리어로 이용하여 상기 스페이서용 산화막을 식각하여 상기 주변회로영역의 게이트 양측에 스페이서를 형성하는 단계, 상기 질화막을 잔류시킨 상태에서 이온주입을 하여 상기 LDD 영역에 접하는 S/D 영역을 형성하는 단계, 상기 스페이서용 산화막과 상기 스페이서를 제거하는 단계, 상기 반도체 기판의 전면에 층간절연막을 형성하는 단계, 및 SAC 식각을 진행하여 상기 셀영역의 접합영역에 비트라인 및 스토리지노드 를 접속시키기 위한 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조방법을 제공한다.The present invention provides a method of forming a gate on a semiconductor substrate including a cell region and a peripheral circuit region, forming an LDD region through ion implantation into a predetermined region of the semiconductor substrate of the peripheral circuit region, and forming a nitride film on the entire surface of the semiconductor substrate. Forming a junction region for bit line and storage node contacts on the semiconductor substrate at both sides of the gate by selectively ion implanting only to the cell region; forming an oxide film for a spacer on the nitride layer; Forming a mask for selectively exposing only the LDD region of the peripheral circuit region, etching the spacer oxide film using the nitride film as a barrier to form spacers on both sides of the gate of the peripheral circuit region, and leaving the nitride film remaining S / D region in contact with the LDD region by ion implantation in the state Forming a layer, removing the spacer oxide layer and the spacer, forming an interlayer dielectric layer on the entire surface of the semiconductor substrate, and performing SAC etching to connect the bit line and the storage node to the junction region of the cell region. It provides a method for manufacturing a semiconductor device comprising forming a contact hole for.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 DRAM, SRAM, 플래시(Flash) 메모리, 논리소자 등의 반도체소자의 제조 방법에 관한 것이며, 더 자세히는 반도체소자의 고집적화과정에서 게이트와 커패시터 스토리지노드간의 간격이 작아짐에 따라 발생할 수 있는 펀치쓰루 현상을 개선하여 접합을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technology, and more particularly, to a method for manufacturing a semiconductor device such as DRAM, SRAM, flash memory, and logic device, and more particularly, a gap between a gate and a capacitor storage node in a high integration process of a semiconductor device. The present invention relates to a method of forming a junction by improving the punch-through phenomenon that may occur as the size decreases.
반도체 DRAM 소자의 집적화가 빠르게 이루어짐에 따라 게이트와 비트라인 및 커패시터 스토리지노드간의 간격 마진이 감소하게 되었다. 이에 따라 게이트와 비트라인간, 게이트와 스토리지노드간의 펀치쓰루에 대한 마진이 작아지게 되는 문제가 발생하고 있다. 현재 적용중인 비트라인 및 스토리지노드 형성방법은 크게 두 가지로서, 첫 번째 방법은 SAC(self-aligned contact) 공정의 부담을 피하기 위해 게이트 스페이서까지 형성한 후, 비트라인 및 스토리지노드용 패드플러그 형성을 위한 폴리실리콘을 증착하고, CMP 공정을 이용하여 평탄화 및 소자분리를 행하는 것이다. 두 번째 방법은 SAC 공정으로 게이트 스페이서를 형성한 후, 접합을 형성하고 층간절연막을 형성한 다음 플러그용 폴리실리콘을 증착하고 CMP를 이용하여 평탄화 및 소자분리를 행하는 것이다.The rapid integration of semiconductor DRAM devices has resulted in a reduction in the gap margin between gate and bitline and capacitor storage nodes. As a result, there is a problem that the margin for punch-through between the gate and the bit line and between the gate and the storage node is reduced. Currently, there are two methods for forming bit lines and storage nodes. The first method is to form gate spacers to avoid the burden of self-aligned contact (SAC) process, and then to form pad plugs for bit lines and storage nodes. Polysilicon is deposited, and planarization and device isolation are performed using a CMP process. The second method is to form a gate spacer by the SAC process, form a junction, form an interlayer insulating film, deposit polysilicon for plugging, and planarization and device isolation using CMP.
그런데, 현재 사용중인 SAC 식각방법은 게이트와 비트라인 및 스토리지노드 간 펀치쓰루 특성이 나쁘다. 이는 게이트 코너부위의 절연물인 질화막이나 산화막이 스페이서 형성공정시 1차 손상을 받아 두께가 얇아지고(도 2a의 A 참조) SAC 식각공정시 2차 손상을 받아 증착된 비트라인 및 스토리지노드와 게이트간의 펀치쓰루 특성이 문제가 되어 SAC 페일(Fail)이 발생되게 때문이다.However, the SAC etching method currently in use has poor punch-through characteristics between the gate, the bit line, and the storage node. This is because the nitride or oxide film, which is an insulator at the gate corner, is firstly damaged during the spacer formation process (see A in FIG. 2A), and becomes thinner (see A in FIG. 2A). This is because the punch-through characteristic becomes a problem and a SAC fail occurs.
또한, 층간절연막의 레벨에서 게이트간 공간이 부족함에 따라 보이드(Void)의 문제가 발생하게 되고, 이의 해결을 위해 공정을 추가해야 하는 문제점이 있다. 즉, SCA 공정으로 비트라인 및 스토리지노드를 형성할 경우, SAC 페일 및 보이드 문제로 인한 부담으로 이의 해결을 위한 공정수의 증가가 문제가 될 수 있다.In addition, as the inter-gate space is insufficient at the level of the interlayer insulating film, a problem of voids occurs and there is a problem that a process must be added to solve the problem. That is, when the bit line and the storage node are formed by the SCA process, an increase in the number of processes for solving the problem may be a problem due to the burden due to the SAC fail and void problems.
본 발명은 상기 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 게이트 스페이서 및 접합 형성 공정을 변경하여 전체적인 공정수를 줄이고 아울러 SAC 페일을 개선하고 보이드 문제를 해결할 수 있는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the prior art, to provide a method for manufacturing a semiconductor device that can reduce the overall process number by changing the gate spacer and junction formation process, and also improve the SAC fail and solve the void problem The purpose is.
도 1a 내지 도 1d는 본 발명의 일 실시예에 의한 반도체소자 제조방법을 도시한 공정순서도.1A to 1D are process flowcharts illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 2a 및 도 2b는 각각 종래기술과 본 발명에 있어서의 게이트와 비트라인 및 스토리지노드간 절연막의 마진을 비교하여 나타낸 단면도.2A and 2B are cross-sectional views showing margins of insulating films between gates, bit lines, and storage nodes in the prior art and the present invention, respectively;
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
10 : 반도체기판 11 : 게이트10 semiconductor substrate 11: gate
12 : 산화막 13 : PMOS 포켓영역12 oxide film 13 PMOS pocket region
14 : NMOS LDD영역 15 : 질화막14: NMOS LDD region 15: nitride film
16 : 포토레지스트 17 : 셀영역 콘택 이온주입16 photoresist 17 cell region contact ion implantation
18 : 셀영역의 N-접합영역 20 : 산화막18: N-junction region of cell region 20: oxide film
20A : 스페이서 산화막 22 : 층간절연막20A: spacer oxide film 22: interlayer insulating film
24 : 폴리실리콘 플러그24: polysilicon plug
상기 목적을 달성하기 위하여 본 발명은 셀영역과 주변회로영역으로 이루어지는 반도체기판 상에 게이트를 형성하는 단계, 상기 주변회로영역의 반도체기판 소정영역에 이온주입을 통해 LDD 영역을 형성하는 단계, 상기 반도체 기판의 전면에 질화막을 형성하는 단계, 상기 셀영역에만 선택적으로 이온주입을 실시하여 상기 게이트 양측의 반도체기판에 비트라인 및 스토리지노드 콘택을 위한 접합영역을 형성하는 단계, 상기 질화막 상부에 스페이서용 산화막을 형성하는 단계, 상기 주변회로영역의 LDD 영역만을 선택적으로 노출시키는 마스크를 형성하는 단계, 상기 질화막을 배리어로 이용하여 상기 스페이서용 산화막을 식각하여 상기 주변회로영역의 게이트 양측에 스페이서를 형성하는 단계, 상기 질화막을 잔류시킨 상태에서 이온주입을 하여 상기 LDD 영역에 접하는 S/D 영역을 형성하는 단계, 상기 스페이서용 산화막과 상기 스페이서를 제거하는 단계, 상기 반도체 기판의 전면에 층간절연막을 형성하는 단계, 및 SAC 식각을 진행하여 상기 셀영역의 접합영역에 비트라인 및 스토리지노드 를 접속시키기 위한 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming a gate on a semiconductor substrate consisting of a cell region and a peripheral circuit region, forming an LDD region through ion implantation in a predetermined region of the semiconductor substrate of the peripheral circuit region, the semiconductor Forming a nitride film on the entire surface of the substrate, selectively implanting ions into the cell region to form a junction region for bit line and storage node contacts on the semiconductor substrate on both sides of the gate; and forming an spacer oxide film on the nitride film. Forming a mask for selectively exposing only the LDD region of the peripheral circuit region; etching the spacer oxide film using the nitride layer as a barrier to form spacers on both sides of the gate of the peripheral circuit region; Ion implantation with the nitride film remaining Forming an S / D region in contact with the LDD region, removing the spacer oxide film and the spacer, forming an interlayer insulating film on the entire surface of the semiconductor substrate, and performing SAC etching to bond the cell regions. It provides a method for manufacturing a semiconductor device comprising the step of forming a contact hole for connecting the bit line and the storage node in the region.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
본 발명은 게이트 스페이서 형성공정에 있어서, 스페이서 식각시 게이트 코너 부위의 손상을 방지하기 위하여 스페이서 질화막을 증착한 후, 셀영역의 콘택접합을 형성하기 위하여 셀영역을 선택적으로 오픈시키는 마스크를 사용하고, 질화막 배리어를 형성하고 이온주입을 진행한다. 이후, 주변회로영역의 트랜지스터의 접합영역과 게이트의 오버랩 마진을 확보하기 위하여 다시 스페이서 산화막을 증착하고 주변회로영역의 트랜지스터의 접합영역을 형성하고 블랭킷 식각에 의해 산화막을 제거하여 셀영역에 층간절연막을 형성할 때 발생하는 보이드문제를 해결한다.In the gate spacer forming process, a mask for depositing a spacer nitride film to prevent damage to the gate corner portion during spacer etching and selectively opening the cell region to form a contact junction of the cell region, A nitride film barrier is formed and ion implantation is performed. Then, in order to secure the overlap margin between the junction region of the transistor in the peripheral circuit region and the gate, the spacer oxide layer is further deposited, the junction region of the transistor in the peripheral circuit region is formed, and the oxide layer is removed by blanket etching to remove the interlayer dielectric layer in the cell region. Resolves void problems that occur when forming.
또한, 층간절연막과 활성영역간의 도펀트 확산 배리어를 별도로 형성하지 않고 상기 스페이서 질화막을 배리어로 사용한다. 이후 콘택홀 형성을 위한 SAC 식각공정에서 게이트 코너 부위의 절연막 두께를 확보할 수 있으므로 SAC 페일을 개선할 수 있다. 종래기술과 본 발명에 의한 반도체소자 제조방법의 공정순서를 다음에 표 1에 비교하여 나타내었다.In addition, the spacer nitride film is used as a barrier without separately forming a dopant diffusion barrier between the interlayer insulating film and the active region. Subsequently, in the SAC etching process for forming the contact hole, the thickness of the insulating layer at the gate corner may be secured, thereby improving the SAC fail. The process procedure of the semiconductor device manufacturing method according to the prior art and the present invention is shown in Table 1 below.
이하, 본 발명의 일 실시예에 따른 반도체소자 제조 공정을 첨부된 도면 도 1a 내지 도 1d를 참조하여 더욱 상세히 설명한다. 도면의 중앙을 기준으로 좌측은 셀영역, 우측은 주변회로영역을 나타내며, 주변회로영역은 NMOS 지역과 PMOS 지역으로 나누었다.Hereinafter, a semiconductor device manufacturing process according to an embodiment of the present invention will be described in more detail with reference to FIGS. 1A to 1D. Based on the center of the figure, the left side shows the cell region, the right side shows the peripheral circuit region, and the peripheral circuit region is divided into the NMOS region and the PMOS region.
먼저, 도 1a에 나타낸 바와 같이 셀영역과 주변회로영역으로 이루어진 반도체기판(10)상에 게이트(11)를 형성한 후, 게이트 식각에 의한 기판의 손상을 보상하고 접합 프로파일의 균일성을 확보하기 위해 산화막(12)을 50Å정도 성장시킨다. 이어서 주변회로영역의 PMOS의 펀치쓰루 특성을 보강하기 위하여 포켓 이온주입을 실시하여 포켓영역(13)을 형성하고, NMOS에는 핫캐리어 효과를 개선하기 위하여 LDD 이온주입을 진행하여 LDD영역(14)을 형성한다. 이어서 질화막(15)을 300∼500Å의 두께로 셀영역과 주변회로영역을 포함하는 기판 전면에 형성한 다음, 포토레지스트(16)를 마스크로 이용하여 셀영역만 선택적으로 오픈하고 스토리지노드 및 비트라인 콘택접합을 형성하기 위한 이온주입(17)을 실시하여 도 1b에 나타낸 바와 같이 N형 접합영역(18)을 형성한다. 상기 이온주입시의 주입에너지는 15KeV∼150KeV로 하고, 소오스로 31P를 사용하고, 주입량은 5.0E12ions/cm2∼5.0E14ions/cm2으로 하며, 경사는 0∼15°, 회전은 0∼8회로 나누어 진행하는 것이 바람직하다.First, as shown in FIG. 1A, after the gate 11 is formed on the semiconductor substrate 10 including the cell region and the peripheral circuit region, the damage of the substrate due to the gate etching is compensated and the uniformity of the bonding profile is secured. For this reason, the oxide film 12 is grown by about 50 kV. In order to reinforce the punch-through characteristics of the PMOS in the peripheral circuit region, pocket ion implantation is performed to form the pocket region 13, and LDD ion implantation is performed in the NMOS to improve the hot carrier effect. Form. Subsequently, a nitride film 15 is formed on the entire surface of the substrate including the cell region and the peripheral circuit region with a thickness of 300 to 500 GPa. Then, only the cell region is selectively opened using the photoresist 16 as a mask, and the storage node and the bit line are selectively opened. Ion implantation 17 is performed to form a contact junction, thereby forming an N-type junction region 18 as shown in FIG. 1B. The implantation energy at the time of ion implantation is 15KeV ~ 150KeV, 31P is used as the source, the implantation amount is 5.0E12ions / cm 2 ~ 5.0E14ions / cm 2 , the inclination is 0-15 °, the rotation is 0-8 circuit It is preferable to proceed separately.
이어서 상기 질화막(15)을 식각하지 않고, 스페이서용 산화막(15)을 300∼500Å의 두께로 기판 전면에 증착한 후, 주변회로영역의 NMOS와 PMOS의 N+ S/D영역과 P+ S/D영역을 형성하기 위한 마스크(도시하지 않음)를 각각 형성한 다음, 상기 스페이서용 산화막(20)을 식각하여 스페이서(20A)를 형성한다. 이때, 질화막(15) 타겟을 조절(100∼400Å)하여 스페이서용 산화막(20)을 식각하며, 이어서 질화막(15)을 배리어로 이용하여 S/D 이온주입을 진행한다. 이때, P+ S/D영역 형성을 위한 이온주입은 주입에너지는 15KeV∼70KeV로 하고, 소오스로 BF2, B11 또는 BF2와 B11의 혼합을 사용하고, 주입량은 5.0E14ions/cm2∼5.0E15ions/cm2으로 하며, 경사는 0∼15°, 회전은 0∼8회로 나누어 진행하고, N+ S/D영역 형성을 위한 이온주입은 주입에너지는 15KeV∼70KeV로 하고, 소오스로 75As 또는 31P을 사용하고, 주입량은 5.0E14ions/cm2∼5.0E15ions/cm2으로 하며, 경사는 0∼15°, 회전은 0∼8회로 나누어 진행하는 것이 바람직하다.Subsequently, the spacer oxide film 15 is deposited on the entire surface of the substrate without etching the nitride film 15, and then the N + S / D region and the P + S / D region of the NMOS and PMOS in the peripheral circuit region. After forming a mask (not shown) for forming a spacer, the spacer oxide 20 is etched to form a spacer 20A. At this time, the target of the nitride film 15 is adjusted (100 to 400 kV) to etch the spacer oxide film 20, and then S / D ion implantation is performed using the nitride film 15 as a barrier. In this case, the implantation energy for forming the P + S / D region is 15KeV to 70KeV, the source uses BF2, B11 or a mixture of BF2 and B11, and the implantation amount is 5.0E14ions / cm 2 to 5.0E15ions / cm 2 The inclination is 0 to 15 °, the rotation is divided into 0 to 8 times, and the ion implantation for forming the N + S / D region is performed with an implantation energy of 15 KeV to 70 KeV, and the source is used as 75As or 31P. It is preferable to set it as 5.0E14ions / cm <2> -5.0E15ions / cm <2> , and to incline to 0-15 degrees and rotation to divide into 0-8 times.
다음에 도 1c에 나타낸 바와 같이 층간절연막과 주변회로영역의 활성영역간의 배리어층으로 상기 질화막(15)을 사용하고 셀영역에 층간절연막 형성시 보이드 문제를 해결하기 위하여 딥아웃(Dip out)을 실시하여 스페이서(20A) 및 셀영역의 스페이서용 산화막(20)을 제거한 다음, 층간절연막(22)을 기판 전면에 형성한다. 상기 산화막의 제거시 질화막(15)이 배리어로 사용된다.Next, as shown in FIG. 1C, the nitride layer 15 is used as a barrier layer between the interlayer dielectric layer and the active region of the peripheral circuit region, and a dip out is performed to solve the void problem when forming the interlayer dielectric layer in the cell region. By removing the spacer 20A and the spacer oxide film 20 in the cell region, an interlayer insulating film 22 is formed over the entire substrate. The nitride film 15 is used as a barrier when the oxide film is removed.
이어서 도 1d에 나타낸 바와 같이 SAC 식각을 진행하여 셀영역에 비트라인 및 스토리지노드 콘택홀을 형성하고, 이 콘택홀 내에 비트라인과 스토리지노드 접속을 위한 폴리실리콘 플러그(24)를 형성한다. 이 경우, 게이트(11)와 비트라인 및 스토리지노드간 절연물(15)은 손상이 최소화되었으므로 SAC 페일 비율이 감소된다. 이를 종래기술의 경우와 비교하면 도 2a 및 도 2b와 같다. 종래의 경우에는 폴리실리콘 플러그의 형성시 공정조건의 미세한 변화에도 게이트 코너부위의 절연막의 마진부족(도 2a의 A 참조)으로 펀치쓰루가 발생할 수 있으나, 본 발명의 경우에는 도 2b에 나타낸 바와 같이 게이트와 플러그(24)(비트라인 및 스토리지노드 접속용) 사이의 절연막이 공정이 진행되는 동안에도 손상받지 않기 때문에(도 2b의 B 참조) SAC 페일을 줄일 수 있게 된다.As shown in FIG. 1D, bit line and storage node contact holes are formed in the cell region by SAC etching, and polysilicon plugs 24 for connecting bit lines and storage nodes are formed in the contact holes. In this case, since the damage between the gate 11 and the bit line and the storage node 15 is minimized, the SAC fail ratio is reduced. This is the same as in Fig. 2a and 2b compared with the prior art. In the conventional case, punch through may occur due to a lack of margin of the insulating film at the gate corner (see A of FIG. 2A) even in the slight change of the process condition when the polysilicon plug is formed. However, in the present invention, as shown in FIG. Since the insulating film between the gate and the plug 24 (for bit line and storage node connection) is not damaged during the process (see B in FIG. 2B), the SAC fail can be reduced.
이상의 공정 진행시 게이트와 비트라인 및 스토리지노드간 펀치쓰루 방지막으로서의 질화막은 손상을 거의 받지 않아 게이트 코너부위의 취약성을 보와할 수 있다. 또한, 전체적인 공정수도 줄어드는 장점이 있다.During the above process, the nitride film as a punch-through prevention film between the gate, the bit line, and the storage node is hardly damaged, and thus the fragility of the gate corner portion can be compensated. In addition, there is an advantage that the overall number of processes is also reduced.
한편, 상기 층간절연막 형성 후, 이 층간절연막의 플로우와 고밀도화를 위해 RTA와 같은 열공정을 진행할 수 있다. RTA를 실시할 경우에는 온도 850∼1050℃, 시간 0∼120sec, 램프상승속도 10℃/sec∼ 150℃/sec, 조건은 N2, N2+O2, H2O, NH3, Ar, O2, H2, N2+H2로 실시하는 것이 바람직하다. 또한, 열공정은 퍼니스(Furnace) 어닐+RTA, 또는 RTA+퍼니스 어닐로 진행할 수도 있다.On the other hand, after the interlayer insulating film is formed, a thermal process such as RTA can be performed to increase the flow and density of the interlayer insulating film. When RTA is carried out, the temperature is 850 to 1050 ° C, the time is 0 to 120 sec, the ramp rate is 10 ° C / sec to 150 ° C / sec, and the conditions are N2, N2 + O2, H2O, NH3, Ar, O2, H2, N2 + It is preferable to carry out with H2. The thermal process may also proceed to furnace anneal + RTA or RTA + furnace anneal.
이렇듯 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.As described above, although the technical idea of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
본 발명에 의하면 다음과 같은 효과를 얻을 수 있다.According to the present invention, the following effects can be obtained.
먼저, DRAM소자가 집적화됨에 따라 게이트와 비트라인 및 스토리지노드간의 간격이 작아져 SAC 식각공정으로 비트라인과 스토리지노드 콘택홀을 형성할 경우 게이트와 비트라인, 게이트와 스토리지노드 사이의 절연막이 손상되고 두께 마진이 부족해져 펀치쓰루 특성이 열화되는데, 본 발명에 의한 공정 적용시 게이트와 비트라인 및 스토리지노드간의 절연물질의 손상이 감소되고 두께 마진이 확보되어 SAC 페일을 개선하여 SAC 수율을 향상시킬 수 있다.First, as the DRAM device is integrated, the gap between the gate, the bit line, and the storage node becomes smaller, and when the bit line and the storage node contact hole are formed by the SAC etching process, the insulating film between the gate, the bit line, the gate, and the storage node is damaged. Lack of thickness margin deteriorates punch-through characteristics. In the process according to the present invention, damage of insulating material between gate, bit line, and storage node is reduced, and thickness margin is secured to improve SAC fail, thereby improving SAC yield. .
또한, DRAM소자가 집적화됨에 따라 게이트와 게이트간의 간격이 작아져 층간절연막이 게이트 사이의 간격을 다 채우지 못하고 보이드를 남기게 되어 단락을 유발시키므로 이러한 보이드를 제거하기 위하여 여러 가지 공정이 추가되고 있는데, 본 발명에 의한 방법을 적용하면 오히려 공정을 줄이면서 게이트간 간격을 확보하여 효과적으로 보이드의 발생을 방지할 수 있게 된다.In addition, as the DRAM device is integrated, a gap between the gate and the gate becomes smaller, so that the interlayer insulating film does not fill the gap between the gates and leaves voids, causing short circuits. Therefore, various processes are added to remove such voids. By applying the method according to the invention, it is possible to effectively prevent the generation of voids by securing the gap between gates while reducing the process.
또한, 반도체소자 제조공정 측면에서 공정단계수의 감소 및 페일비율의 감소는 수율 향상 및 비용절감이라는 가장 중요한 요소로서, 본 발명에 의한 방법 적용시 전체적으로 9단계가 감소되고, 특히 마스킹공정이 2단계 감소되어 비용 및 TAT 측면에서 큰 효과를 기대할 수 있으며, 특히 SAC 페일의 개선으로 소자의 수율 향상을 기대할 수 있다.In addition, in the semiconductor device manufacturing process, the reduction of the number of process steps and the decrease of the fail ratio are the most important factors of improving the yield and reducing the cost, and in the case of applying the method according to the present invention, nine steps are reduced overall, and in particular, the masking process is performed in two steps. It can be expected to have a large effect in terms of cost and TAT, and in particular, an improvement in device yield can be expected by improving SAC fail.
Claims (15)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0037441A KR100399942B1 (en) | 2000-06-30 | 2000-06-30 | Method for fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0037441A KR100399942B1 (en) | 2000-06-30 | 2000-06-30 | Method for fabricating semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020003722A KR20020003722A (en) | 2002-01-15 |
| KR100399942B1 true KR100399942B1 (en) | 2003-09-29 |
Family
ID=19675671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0037441A KR100399942B1 (en) | 2000-06-30 | 2000-06-30 | Method for fabricating semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100399942B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100691002B1 (en) * | 2003-12-23 | 2007-03-09 | 주식회사 하이닉스반도체 | method for implanting dopants in a substrate of semiconductor fabrication and method for forming a semiconductor device using the same |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100881738B1 (en) * | 2002-12-27 | 2009-02-06 | 주식회사 하이닉스반도체 | Method for fabrication of semiconductor device |
| KR100859222B1 (en) * | 2007-06-27 | 2008-09-18 | 주식회사 하이닉스반도체 | Method of manufacturing a semiconductor device |
-
2000
- 2000-06-30 KR KR10-2000-0037441A patent/KR100399942B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100691002B1 (en) * | 2003-12-23 | 2007-03-09 | 주식회사 하이닉스반도체 | method for implanting dopants in a substrate of semiconductor fabrication and method for forming a semiconductor device using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020003722A (en) | 2002-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7045413B2 (en) | Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby | |
| JP2520556B2 (en) | Method of making thin film pseudo-planar PFET device | |
| KR100310565B1 (en) | A semiconductor device and a method for fabricating the same | |
| US6306760B1 (en) | Method of forming a self-aligned contact hole on a semiconductor wafer | |
| JP2004095745A (en) | Semiconductor device and method for manufacturing the same | |
| KR100399942B1 (en) | Method for fabricating semiconductor device | |
| KR20020030505A (en) | Method for Fabricating of Semiconductor Device | |
| KR100311842B1 (en) | Device contact structure and method for fabricating same | |
| KR100460270B1 (en) | Mehod for fabricating of semiconductor device | |
| KR20010030127A (en) | Method of manufacturing a semiconductor device | |
| KR100552592B1 (en) | Method of manufacturing the semiconductor device | |
| KR100875039B1 (en) | Manufacturing Method of Semiconductor Device | |
| KR100608352B1 (en) | Method for fabricating semiconductor device | |
| KR100379510B1 (en) | Method for fabricating semiconductor device | |
| JPH06104399A (en) | Semiconductor storage device | |
| KR100418090B1 (en) | Method for manufacturing a semiconductor device | |
| KR20010060038A (en) | Method for manufacturing dram cell capacitor | |
| KR20060010243A (en) | Memory device and fabricating method for the same | |
| KR100232228B1 (en) | Method of fabricating semiconductor device | |
| KR100995329B1 (en) | Method of manufacturing a semiconductor device | |
| KR100419751B1 (en) | A method for fabricating of semiconductor device | |
| KR970011758B1 (en) | A method for fabricating dram cells | |
| KR100636666B1 (en) | Method for forming the DRAM memory cell | |
| KR20040084234A (en) | Method of manufacturing a semiconductor device | |
| GB2362756A (en) | Semiconductive device having a self-aligned contact and landing pad structure and method of making same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |