KR100232228B1 - Method of fabricating semiconductor device - Google Patents

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Abstract

본 발명은 DRAM(Dynamic Random Access Memory)의 메모리 셀 영역과 로직 소자 영역의 게이트 산화막의 두께를 서로 다르게 하여 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 제조 방법에 관한 것으로,서로 다른 동작 특성을 갖는 소자들이 형성되는 제 1 영역과 제 2 영역을 갖는 활성 영역상에 제 1 게이트 절연층을 형성하는 공정과,상기 제 1 게이트 절연층을 포함하는 전면에 상기 제 1 게이트 절연층과 식각 선택성이 있는 물질을 사용하여 제 1 도전성 물질층을 형성하는 공정과,상기 제 1 도전성 물질층을 제 1 영역 또는 제 2 영역의 어느 한 영역에만 남도록 선택적으로 식각하고 노출된 제 1 게이트 절연층을 제거하는 공정과,상기 제 1 게이트 절연층이 제거된 영역에 제 1 게이트 절연층과 두께가 다른 제 2 게이트 절연층을 형성하는 공정을 포함하여 이루어진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of fabricating a semiconductor device in which the thicknesses of gate oxide films in a memory cell region and a logic element region of a DRAM (Dynamic Random Access Memory) are different from each other to improve the characteristics of the device. Forming a first gate insulating layer on an active region having a first region and a second region where elements are formed, and a first gate insulating layer and an etch selectivity on an entire surface including the first gate insulating layer Forming a first layer of conductive material using a material having the same; and selectively etching the first layer of conductive material so as to remain in only one region of the first region or the second region and removing the exposed first gate insulating layer. And forming a second gate insulating layer having a thickness different from that of the first gate insulating layer in a region where the first gate insulating layer is removed. Than it has done.

Description

반도체 소자의 제조 방법Manufacturing Method of Semiconductor Device

본 발명은 DRAM(Dynamic Random Access Memory)에 관한 것으로, 특히 메모리 셀 영역과 로직 소자 영역의 게이트 산화막의 두께를 서로 다르게 하여 소자의 특성을 향상시키는데 적당하도록한 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to DRAM (Dynamic Random Access Memory), and more particularly, to a method of manufacturing a semiconductor device in which the thicknesses of the gate oxide films of the memory cell region and the logic device region are different from each other so as to be suitable for improving device characteristics.

일반적으로 반도체 소자의 고집적화 추세에 따라 반도체 회로에 있어서 게이트나 전도선과 같은 전기 배선의 면적과 배선 사이의 접촉 면적이 감소하게 되고 확산층으로 이루어지는 접합 깊이도 측면 확산을 감소시키기 위하여 얇게 형성하지 않으면 안된다. 이와 같이 접합 깊이를 얇게 형성하는 경우는 결과적으로 배선 저항이 증가하며 확산층의 판저항(Sheet Resistance) 및 접속 저항이 증가하므로 전기적 신호의 전달 시간이 지연된다.In general, in accordance with the trend of higher integration of semiconductor devices, the area of contact between the wiring and the area of the electrical wiring such as the gate or the conductive line is reduced in the semiconductor circuit, and the junction depth composed of the diffusion layer must be thinly formed to reduce the side diffusion. As such, when the junction depth is thinly formed, the wiring resistance increases, and the sheet resistance and the connection resistance of the diffusion layer increase, thereby delaying the transmission time of the electrical signal.

이외에도 칩 전체적으로는 배선의 길이와 밀도가 증가하고 칩과 칩 사이에는 단자 사이의 전도성 결합(Inductive coupling)에 의하여 회로 전체의 신호 전달 속도가 떨어지게 된다.In addition, the length and density of wirings increase in the entire chip, and the signal transmission speed of the entire circuit is reduced by the inductive coupling between the chip and the chip.

소자의 고집적화 추세에 의해서 파생되는 전기적 신호의 지연을 해결하기 위하여 기능이 서로 다른 회로를 하나의 칩으로 집적화하는 기술이 등장하고 있는데, 이는 고속성을 갖는 로직 회로와 고집적성을 갖는 메모리를 하나의 칩에 구현하는 것으로 상기 메모리로써 ROM(Read Only Memory),플래시 메모리,강유전체 메모리 DRAM 등을 적어도 하나 이상 포함하는 것이 일반적이다.In order to solve the delay of the electrical signal caused by the high integration trend of the device, a technique of integrating circuits having different functions into one chip has emerged, which is a high speed logic circuit and a high integration memory. It is generally implemented in a chip, and the memory generally includes at least one of a read only memory (ROM), a flash memory, a ferroelectric memory DRAM, and the like.

상기의 방법 이외에도 송수신용의 RF회로나 입력/출력 동작의 고속성을 개선하기 위한 전류 증폭 및 스위치용의 아나로그회로까지 포함하는 시스템 온 어 칩(System no a Chip)으로 발전하여 저전압 휴대형 개인 통신기기 용도로서 고속,다기능의 제품화에 주도적인 역할을 할 것으로 전망되고 있다.In addition to the methods described above, low voltage portable personal communication has been developed into a system no a chip that includes RF circuits for transmission and reception, current amplification and analog circuits for switching to improve the high speed of input / output operation. It is expected to play a leading role in the commercialization of high-speed and multi-functional products.

이중 가장 연구가 활발한 것이 고속 동작의 로직 회로와 고집적화된 DRAM회로를 하나의 칩에 집적화하므로서 전력을 최소화하고 속도를 증가시키면서 기능을 향상시킬 수 있는 Embedded DRAM이다.The most active research is Embedded DRAM, which integrates high-speed logic circuits and highly integrated DRAM circuits into a single chip to improve functions while minimizing power and increasing speed.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.Hereinafter, a manufacturing process of a semiconductor device of the prior art will be described with reference to the accompanying drawings.

도 1a내지 도 1c는 종래 기술의 반도체 소자의 공정 단면도이다.1A to 1C are cross-sectional views of a prior art semiconductor device.

Embedded DRAM을 실현하기 위한 첫 번째 방법으로는 DRAM공정을 위주로 하여 로직부의 고속성을 빼내오는 방법이다. 즉, 로직부의 트랜지스터의 게이트 길이를 짧게하여 실현하는 것이다. DRAM의 메모리부 트랜지스터의 디자인 룰이 0.35㎛일 경우에는 주변 트랜지스터의 게이트 길이는 0.6㎛∼0.5㎛ 정도의 크기가 된다. 만약, 주변 트랜지스터의 게이트의 길이를 0.4㎛까지 짧게하여 고속성을 이룰 경우에는 산화막을 얇게 할 필요가 있다. 이와 같은 경우에는 DRAM용 게이트 산화막을 포함하여 2종류의 게이트 산화막을 형성하는 것이 되어 공정 스텝이 20% ∼ 30% 늘어나 버리는 문제가 있다.The first way to realize embedded DRAM is to take out the high speed of logic part mainly on DRAM process. In other words, the gate length of the transistor of the logic section is shortened to realize. When the design rule of the memory section transistor of the DRAM is 0.35 mu m, the gate length of the peripheral transistor is about 0.6 mu m to 0.5 mu m. If the gate length of the peripheral transistor is shortened to 0.4 mu m to achieve high speed, the oxide film needs to be thinned. In such a case, there are problems that two kinds of gate oxide films are formed including the gate oxide film for DRAM, and the process steps are increased by 20% to 30%.

Embedded DRAM을 실현하기 위한 두 번째 방법으로는 로직 공정을 위주로 하여 DRAM을 집적하는 방법이다.The second way to realize embedded DRAM is to integrate DRAM with a logic process.

로직 공정을 위주로하여 DRAM을 집적하는 방법에서는 3트랜지스터형 셀을 사용하는 것에 대하여 (1트랜지스터 + 1커패시터)의 셀을 조합하는 것이 고집적화에 유리하다. 그러나 같은 시기에 양산하는 범용 DRAM의 메모리 셀을 그대로 사용하지 않기 때문에 고집적성은 다소 줄어들기는 하나 3트랜지스터형의 메모리 셀 보다 3∼ 5배의 집적도를 실현할 수 있다. 로직부의 게이트 길이는 메모리 셀 형성시에 고온의 열처리가 들어가기 때문에 0.35㎛보다 다소 크게할 필요가 있어 트랜지스터 성능은 설계룰에 0.5세대 정도 악화된다. 두 종류의 산화막이 필요한 경우에는 공정수가 20% ∼ 30% 증가하는 것은 앞의 방법과 동일하다.In the method of integrating DRAM based on a logic process, it is advantageous to combine the cells of (one transistor + one capacitor) with respect to using a three transistor type cell. However, since high-density integration is somewhat reduced because memory cells of general-purpose DRAMs produced at the same time are not used as it is, three to five times the density of three-transistor type memory cells can be realized. The gate length of the logic portion needs to be somewhat larger than 0.35 mu m because high temperature heat treatment is required to form the memory cell, and the transistor performance deteriorates about 0.5 generations in the design rule. When two kinds of oxide films are required, the increase in the number of processes by 20% to 30% is the same as in the previous method.

도 1은 로직과 DRAM이 집적화된 Embedded DRAM 소자를 제조하는 방법을 나타낸 것으로 로직 및 DRAM 영역에 서로 다른 두께의 게이트 산화막을 갖는 트랜지스터를 제조하는 과정을 보여준다.1 illustrates a method of manufacturing an embedded DRAM device in which logic and DRAM are integrated, and illustrates a process of manufacturing a transistor having a gate oxide layer having a different thickness in a logic and DRAM region.

먼저, 도 1a에서와 같이, 필드 산화막(2)에 의해 소자 격리 영역과 활성 영역(3)이 정의된 반도체 기판(1)상에 패드 산화막(4)을 형성한다.First, as shown in FIG. 1A, a pad oxide film 4 is formed on a semiconductor substrate 1 in which an element isolation region and an active region 3 are defined by a field oxide film 2.

이어, 상기 패드 산화막(4)상에 감광막 패턴(5)을 형성한후에 이를 마스크로 하여 선택적으로 산화 속도를 조절할 수 있는 F 이온(산화 속도를 증가시킬 경우)이나 N 이온(산화 속도를 감소시킬 경우)을 이온 주입한다.Subsequently, after forming the photoresist pattern 5 on the pad oxide film 4, F ions (in case of increasing the oxidation rate) or N ions (in case of decreasing the oxidation rate) which can selectively control the oxidation rate are used as a mask. Ion implanted).

그리고 도 1b에서와 같이, 상기 감광막 패턴(5) 및 패드 산화막(4)을 제거하고 산화성 분위기에서 열처리하므로서 활성 영역(3)에 두께가 다른 게이트 산화막(6a)(6b)을 형성한다.As shown in FIG. 1B, the gate oxide films 6a and 6b having different thicknesses are formed in the active region 3 by removing the photoresist pattern 5 and the pad oxide film 4 and performing heat treatment in an oxidizing atmosphere.

이어, 도 1c에서와 같이, 상기 서로 두께가 다른 게이트 산화막(6a)(6b)을 갖는 활성 영역(3)상에 폴리 실리콘막을 형성하고 선택적으로 식각하여 게이트 패턴(7)을 형성한다.Subsequently, as shown in FIG. 1C, a polysilicon film is formed on the active region 3 having the gate oxide films 6a and 6b having different thicknesses from each other and selectively etched to form a gate pattern 7.

그리고 저농도 불순물 이온을 주입하여 저농도 불순물 확산 영역을 형성하고 게이트 패턴(7)을 포함하는 전면에 실리콘 산화막을 증착하고 에치백하여 산화 측벽(8)을 형성한다.A low concentration impurity diffusion region is implanted by implanting low concentration impurity ions, and a silicon oxide film is deposited and etched back on the entire surface including the gate pattern 7 to form an oxide sidewall 8.

이어, 상기 산화 측벽(8)을 갖는 게이트 패턴(7)을 마스크로 하여 고농도의 불순물 이온을 주입하여 고농도 불순물 확산 영역을 형성하여 LDD(Lightly Doped Drain)구조의 소오스/드레인(9)을 형성한다.Subsequently, a high concentration of impurity diffusion regions are implanted using a gate pattern 7 having the oxide sidewall 8 as a mask to form a high concentration impurity diffusion region to form a source / drain 9 having a lightly doped drain (LDD) structure. .

상기 트랜지스터들을 포함하는 전면에 제 1 층간 절연층(10a)을 형성하고 트랜지스터들의 일측 불순물 확산 영역이 노출되도록 선택적으로 제거하여 콘택홀을 형성한다.A first interlayer insulating layer 10a is formed on the entire surface including the transistors, and a contact hole is formed by selectively removing the impurity diffusion region on one side of the transistors.

그리고 상기 콘택홀을 포함하는 전면에 알루미늄 등의 전도성 물질층을 형성하고 선택적으로 식각하여 전도선 패턴(11)을 형성한다. 이때, 전도선 패턴(11)은 트랜지스터들의 일측 불순물 확산 영역에 콘택된다.In addition, a conductive material layer such as aluminum is formed on the entire surface including the contact hole and selectively etched to form a conductive line pattern 11. In this case, the conductive line pattern 11 contacts the impurity diffusion region on one side of the transistors.

이어, 상기 전도선 패턴(11)을 포함하는 전면에 제 2 층간 절연층(10b)을 형성한다.Subsequently, a second interlayer insulating layer 10b is formed on the entire surface including the conductive line pattern 11.

이와 같은 종래 기술의 반도체 소자의 제조 공정은 Embedded DRAM을 실현하기 위하여 로직 영역과 메모리 영역의 게이트 산화막(6a)(6b)의 두께를 달리하여 형성한것이다.The manufacturing process of the semiconductor device of the related art is formed by varying the thicknesses of the gate oxide films 6a and 6b of the logic region and the memory region in order to realize an embedded DRAM.

게이트 산화막(6a)(6b)의 두께를 달리하는 방법으로 산화 공정을 실시하기 전에 산화 속도를 조절하기 위한 불순물을 주입하는 방법을 이용한 것이다.By varying the thicknesses of the gate oxide films 6a and 6b, an impurity for controlling the oxidation rate is injected before the oxidation process is performed.

Embedded DRAM을 실현하기 위해 사용되고 있는 제 1,2 방법(게이트 산화막의 두께를 동일하게 하는)과 로직 영역과 메모리 영역의 게이트 산화막의 두께를 달리하여 형성하는 종래 기술의 반도체 소자의 제조 공정에 있어서는 다음과 같은 문제점이 있다.In the first and second methods used for realizing embedded DRAM (the thickness of the gate oxide film is the same) and the manufacturing process of the semiconductor device of the prior art formed by varying the thickness of the gate oxide film in the logic region and the memory region, There is the same problem.

먼저, 로직 회로와 DRAM회로가 집적된 Embedded DRAM에 있어서 공정 단계를 감소시키기 위하여 게이트 산화막의 두께를 동일하게 하는 경우에 있어서는 로직 회로의 성능 저하를 막기 위하여 전체적으로 게이트 산화막을 얇게 형성해야 하나 이 경우에는 메모리부에서 트랜지스터의 off상태에서 누설 전류가 발생한다.First, in the case of the same thickness of the gate oxide film in order to reduce the process step in the embedded DRAM in which the logic circuit and the DRAM circuit are integrated, the gate oxide film needs to be thinly formed in order to prevent the degradation of the logic circuit. A leakage current is generated in the off state of the transistor in the memory unit.

반대로 두 번째 방법으로 제시되고 있는 메모리부의 트랜지스터에 기준을 두고 게이트 산화막의 두께를 결정하여 두껍게 할 경우에는 로직 트랜지스터의 전류 구동성(current drivability)이 감소하므로 트랜지스터의 고속 동작을 어렵게 한다.On the contrary, when the thickness of the gate oxide layer is determined and thickened based on the transistor of the memory part proposed by the second method, the current drivability of the logic transistor is reduced, making the transistor's high-speed operation difficult.

그리고 게이트 산화막의 두께를 달리하는 방법으로 종래 기술로 제시된 상기의 공정에서는 산화 속도를 조정하기 위하여 불순물 이온을 기판에 선택적으로 주입하기 때문에 이온 주입 공정시에 기판을 손상시키기 때문에 소자의 특성을 저하시킬 수 있고, 이온 주입으로 산화 속도를 조절하므로 일반 열산화막 보다 성장된 산화막의 절연 특성이 떨어진다.In addition, in the above-described process of varying the thickness of the gate oxide film, impurity ions are selectively implanted into the substrate in order to adjust the oxidation rate, thereby damaging the substrate during the ion implantation process. In addition, since the oxidation rate is controlled by ion implantation, the insulating property of the grown oxide film is lower than that of the general thermal oxide film.

본 발명은 상기와 같은 종래의 반도체 소자의 제조 공정의 문제점을 해결하기 위하여 안출한 것으로, 메모리 셀 영역과 로직 소자 영역의 게이트 산화막의 두께를 서로 다르게 하고 공정 진행에 따른 기판 손상,게이트 절연막의 절연 특성 저하를 막으로 수 있도록하여 소자의 특성을 향상시키는데 적당하도록한 본 발명의 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the conventional semiconductor device manufacturing process as described above, the thickness of the gate oxide film in the memory cell region and the logic device region is different from each other and damage to the substrate, the insulation of the gate insulating film SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device of the present invention, which makes it possible to prevent the deterioration of properties and to improve the characteristics of the device.

도 1a내지 도 1c는 종래 기술의 반도체 소자의 공정 단면도1A to 1C are cross-sectional views of a prior art semiconductor device

도 2a내지 도 2h는 본 발명에 따른 반도체 소자의 공정 단면도2A to 2H are cross-sectional views of a semiconductor device according to the present invention.

도 3a내지 도 3h는 본 발명의 다른 실시예에 따른 반도체 소자의 공정 단면도3A to 3H are cross-sectional views of a semiconductor device in accordance with another embodiment of the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

21. 반도체 기판 22. 활성 영역21. Semiconductor substrate 22. Active region

23. 필드 산화막 24. 제 1 게이트 절연층23. Field oxide film 24. First gate insulating layer

25. 제 1 도전성 물질층 26. 감광막25. First conductive material layer 26. Photosensitive film

25a. 제 1 도전성 물질 패턴층 27. 제 2 게이트 절연층25a. First conductive material pattern layer 27. Second gate insulating layer

28. 제 2 도전성 물질 패턴층 29a.29b. 소오스/드레인 영역28. Second conductive material pattern layer 29a.29b. Source / Drain Area

30. 산화 측벽 31. 층간 절연층30. Oxidation sidewalls 31. Interlayer insulation layers

32. 전도선 패턴층32. Conductor pattern layer

메모리 셀 영역과 로직 소자 영역의 게이트 산화막의 두께를 서로 다르게 하고 공정 진행에 따른 기판 손상,게이트 절연막의 절연 특성 저하를 막으로 수 있도록하여 소자의 특성을 향상시키는데 적당하도록한 본 발명의 반도체 소자의 제조 방법은 서로 다른 동작 특성을 갖는 소자들이 형성되는 제 1 영역과 제 2 영역을 갖는 활성 영역상에 제 1 게이트 절연층을 형성하는 공정과,상기 제 1 게이트 절연층을 포함하는 전면에 상기 제 1 게이트 절연층과 식각 선택성이 있는 물질을 사용하여 제 1 도전성 물질층을 형성하는 공정과,상기 제 1 도전성 물질층을 제 1 영역 또는 제 2 영역의 어느 한 영역에만 남도록 선택적으로 식각하고 노출된 제 1 게이트 절연층을 제거하는 공정과,상기 제 1 게이트 절연층이 제거된 영역에 제 1 게이트 절연층과 두께가 다른 제 2 게이트 절연층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.According to the semiconductor device of the present invention, the thickness of the gate oxide layer in the memory cell region and the logic element region is different from each other, and the substrate is damaged and the insulation characteristics of the gate insulating layer are reduced as the process proceeds. The manufacturing method includes forming a first gate insulating layer on an active region having a first region and a second region in which elements having different operating characteristics are formed, and forming the first gate insulating layer on the entire surface including the first gate insulating layer. Forming a first conductive material layer using a first gate insulating layer and a material having an etching selectivity, and selectively etching and exposing the first conductive material layer to remain in only one region of the first region or the second region. Removing the first gate insulating layer, and having a thickness different from that of the first gate insulating layer in a region where the first gate insulating layer is removed; And forming a second gate insulating layer.

이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 제조 공정에 관하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings will be described in detail with respect to the manufacturing process of the semiconductor device of the present invention.

도 2a내지 도 2h는 본 발명에 따른 반도체 소자의 공정 단면도이고, 도 3a내지 도 3h는 본 발명의 다른 실시예에 따른 반도체 소자의 공정 단면도이다.2A to 2H are cross-sectional views of semiconductor devices according to the present invention, and FIGS. 3A to 3H are cross-sectional views of semiconductor devices according to other embodiments of the present invention.

본 발명의 반도체 소자의 제조 공정은 메모리 셀 영역과 로직 소자 영역의 게이트 산화막의 두께를 서로 다르게하여 제조한 로직 회로와 DRAM 회로가 집적된 Embedded DRAM에 관한 것이다. 즉, 전하 정보를 저장하는데 있어서 중요한 팩터인 누설 전류를 감소시키기 위하여 메모리 셀 영역의 트랜지스터에서는 게이트 산화막의 두께를 두껍게 형성하고 고속 동작이 요구되는 로직 소자 영역의 트랜지스터에서는 게이트 산화막의 두께를 얇게 형성하므로서 트랜지스터의 성능을 저하시키지 않는 방법을 제시한다. 여기서, 게이트 산화막의 두께를 다르게 형성하는 공정에 있어서 기판에 가해지는 손상을 없애고 게이트 산화막의 고유 특성의 저하를 막는 것은 물론이다.The semiconductor device fabrication process of the present invention relates to an integrated DRAM in which a logic circuit and a DRAM circuit are fabricated by different thicknesses of the gate oxide layers of the memory cell region and the logic element region. In other words, in order to reduce leakage current, which is an important factor in storing charge information, the thickness of the gate oxide film is increased in the transistors of the memory cell region, and the thickness of the gate oxide film is formed thin in the transistors of the logic element region, which require high-speed operation. We present a method that does not degrade the performance of a transistor. Here, of course, in the process of forming the thickness of the gate oxide film differently, the damage to the substrate is eliminated and the deterioration of the intrinsic characteristics of the gate oxide film is prevented.

본 발명의 반도체 소자의 제조 공정은 먼저, 도 2a에서와 같이, 반도체 기판(21)상에 실리콘 산화막 등을 이용한 초기 절연층을 1000 ∼ 10000Å의 두께로 형성한다.In the manufacturing process of the semiconductor device of the present invention, first, as shown in FIG. 2A, an initial insulating layer using a silicon oxide film or the like is formed on the semiconductor substrate 21 to a thickness of 1000 to 10000 kPa.

이어, 상기 초기 절연층(도면에 도시되지 않음)상에 감광막(도면에 도시되지 않음)을 형성하고 선택적으로 제거되도록 패터닝한후에 이를 마스크로 하여 상기 초기 절연층을 선택적으로 식각한다.Subsequently, after forming a photoresist film (not shown) on the initial insulating layer (not shown) and patterning it to be selectively removed, the initial insulating layer is selectively etched using this as a mask.

그리고 상기 패터닝된 초기 절연층을 마스크로 하여 반도체 기판(21)을 선택적으로 식각하여 일정 깊이의 트렌치를 형성하고 실리콘 산화막 등으로 상기 트렌치를 매립하여 필드 산화막(23)을 형성하여 활성 영역(22)과 필드 영역을 정의한다. 이때의 필드 산화막(23)형성 공정은 일반적인 STI(Shallow Trench Isolation)공정으로 진행한다.The semiconductor substrate 21 is selectively etched using the patterned initial insulating layer as a mask to form a trench having a predetermined depth, and the field oxide layer 23 is formed by filling the trench with a silicon oxide film to form an active region 22. And field fields. At this time, the process of forming the field oxide film 23 proceeds to a general shallow trench isolation (STI) process.

이어, 상기 초기 절연층을 제거하고 산화성 분위기에서 열처리하거나 실리콘 산화막 등의 유전체막을 500Å이하의 두께로 형성하여 제 1 게이트 절연층(24)을 형성한다.Subsequently, the first gate insulating layer 24 is formed by removing the initial insulating layer and performing a heat treatment in an oxidizing atmosphere, or by forming a dielectric film such as a silicon oxide film to a thickness of 500 GPa or less.

그리고 도 2b에서와 같이, 상기 제 1 게이트 절연층(24)을 포함하는 전면에 상기 제 1 게이트 절연층(24)과 식각 선택성이 있는 물질을 사용하여 제 1 도전성 물질층(25)을 형성한다.As shown in FIG. 2B, the first conductive material layer 25 is formed on the entire surface including the first gate insulating layer 24 using a material having an etch selectivity with the first gate insulating layer 24. .

상기의 제 1 도전성 물질층(25)으로는 폴리 실리콘막 또는 텅스텐(W),탄탈륨(Ta),구리(Cu)등과 같은 융점이 높고 비저항이 낮은 금속 물질을 사용하고 형성 방법으로는 스퍼터링,CVD 등의 방법으로 하여 1000 ∼ 5000Å의 두께로 형성한다.The first conductive material layer 25 may be a polysilicon film or a metal material having a high melting point and low specific resistance such as tungsten (W), tantalum (Ta), copper (Cu), or the like. It forms in thickness of 1000-5000 kPa by the method of these.

이어, 도 2c에서와 같이, 상기 제 1 도전성 물질층(25)상에 감광막(26)을 도포하고 선택적으로 제거되도록 패터닝하여 그를 마스크로 하여 노출된 제 1 도전성 물질층(25)을 선택적으로 식각한다. 이때, 상기의 감광막(26)이 제거되는 부분은 로직 소자가 형성되는 영역이다. 그리고 제 1 도전성 물질층(25)은 제 1 게이트 절연층(24)과 식각 선택성이 있으므로 반도체 기판(21)상에 잔류하게 된다.Subsequently, as illustrated in FIG. 2C, the photosensitive film 26 is coated on the first conductive material layer 25 and patterned to be selectively removed, thereby selectively etching the exposed first conductive material layer 25 using the mask as a mask. do. In this case, the portion where the photoresist layer 26 is removed is a region where a logic element is formed. In addition, since the first conductive material layer 25 has an etching selectivity with respect to the first gate insulating layer 24, the first conductive material layer 25 remains on the semiconductor substrate 21.

그리고 도 2d에서와 같이, 패터닝되어진 상기 제 1 도전성 물질 패턴층(25a)을 마스크로 하여 노출된 제 1 게이트 절연층(24)을 식각하여 제거한다. 상기 제 1 게이트 절연층(24)의 식각 공정은 희석된 HF 용액을 이용한 습식 식각 공정으로 진행한다.As illustrated in FIG. 2D, the exposed first gate insulating layer 24 is etched and removed using the patterned first conductive material pattern layer 25a as a mask. The etching process of the first gate insulating layer 24 proceeds to a wet etching process using a diluted HF solution.

이어, 도 2e에서와 같이, 상기 제 1 도전성 물질 패턴층(25a)을 마스크로 하여 산화성 분위기에서 열처리 하거나 실리콘 산화막 등의 유전체막을 500Å이하의 두께로 형성하여 제 1 게이트 절연층(24)이 제거된 부분에 제 2 게이트 절연층(27)을 형성한다.Subsequently, as shown in FIG. 2E, the first gate insulating layer 24 is removed by heat treatment in an oxidative atmosphere using the first conductive material pattern layer 25a as a mask, or by forming a dielectric film such as a silicon oxide film to a thickness of 500 GPa or less. The second gate insulating layer 27 is formed in the portion.

그리고 상기 제 2 게이트 절연층(27)의 형성시에 마스크로 사용된 제 1 도전성 물질 패턴층(25a)을 제거한다. 이때, 상기의 제 1 게이트 절연층(24)과 제 2 게이트 절연층(27)의 두께는 서로 다르다. 즉, 고속 동작을 요구하는 로직 소자 영역의 게이트 절연층을 얇게 형성한다.In addition, the first conductive material pattern layer 25a used as a mask is removed when the second gate insulating layer 27 is formed. In this case, the thicknesses of the first gate insulating layer 24 and the second gate insulating layer 27 are different from each other. That is, the gate insulating layer of the logic element region requiring high speed operation is formed thin.

이어, 도 2f에서와 같이, 상기 서로 다른 두께의 제 1 게이트 절연층(24)과 제 2 게이트 절연층(27)을 갖는 반도체 기판(21)상에 제 2 도전성 물질층을 형성하고 선택적으로 패터닝하여 제 2 도전성 물질 패턴층(28)을 형성한다. 상기 제 2 도전성 물질 패턴층(28)은 게이트 전극으로 사용되는 것이다.Subsequently, as shown in FIG. 2F, a second conductive material layer is formed and selectively patterned on the semiconductor substrate 21 having the first gate insulating layer 24 and the second gate insulating layer 27 having different thicknesses. The second conductive material pattern layer 28 is formed. The second conductive material pattern layer 28 is used as a gate electrode.

그리고 제 2 도전성 물질 패턴층(28)을 형성하기 위한 물질은 폴리 실리콘 또는 텅스텐(W),탄탈륨(Ta),구리(Cu)등과 같은 융점이 높고 비저항이 낮은 금속 물질을 사용하고 형성 방법은 스퍼터링,CVD 등의 방법으로 1000Å ∼ 5000Å정도의 두께로 형성한다.The material for forming the second conductive material pattern layer 28 is a metal material having a high melting point and low specific resistance, such as polysilicon or tungsten (W), tantalum (Ta), copper (Cu), and the like. It is formed to a thickness of about 1000 kPa to 5000 kPa by a method such as CVD.

이어, 도 2g에서와 같이, 상기 게이트 전극으로 사용되는 제 2 도전성 물질 패턴층(28)을 이용하여 저농도 불순물 이온을 주입하여 저농도 불순물 확산 영역(29a)을 형성하고 제 2 도전성 물질 패턴층(28)을 포함하는 전면에 실리콘 산화막을 증착하고 에치백하여 산화 측벽(30)을 형성한다.Subsequently, as shown in FIG. 2G, the low concentration impurity diffusion region 29a is formed by implanting low concentration impurity ions using the second conductive material pattern layer 28 used as the gate electrode, and the second conductive material pattern layer 28. The silicon oxide film is deposited and etched back on the entire surface including the () to form the oxide sidewall 30.

이어, 상기 산화 측벽(30)을 갖는 제 2 도전성 물질 패턴층(28)을 마스크로 하여 고농도의 불순물 이온을 주입하여 고농도 불순물 확산 영역(29b)을 형성하여 LDD(Lightly Doped Drain)구조의 소오스/드레인(29a)(29b)을 형성한다. 그리고 상기 트랜지스터들을 포함하는 전면에 층간 절연층(31)을 형성한다.Subsequently, a high concentration of impurity diffusion regions 29b are formed by implanting a high concentration of impurity ions using the second conductive material pattern layer 28 having the sidewalls 30 as a mask to form a source / lightly doped drain (LDD) structure. Drains 29a and 29b are formed. An interlayer insulating layer 31 is formed on the entire surface including the transistors.

그리고 도 2h에서와 같이, 트랜지스터들의 일측 불순물 확산 영역이 노출되도록 선택적으로 제거하여 콘택홀을 형성한다. 이어, 상기 콘택홀을 포함하는 전면에 도전성 물질을 증착하고 선택적으로 제거되도록 패터닝하여 전도선 패턴층(32)을 형성한다. 이때, 상기 전도선 패턴층(32)은 도핑된 폴리 실리콘 또는 폴리 실리콘과 텅스텐 실리사이드층의 적층막 또는 Ti/TiN 등의 베리어 금속층과 W(또는 Al) 등의 금속층과의 적층막을 사용하여 형성하는 것으로 비트선 또는 커패시터의 금속 배선으로 사용하는 것이다.As shown in FIG. 2H, a contact hole is formed by selectively removing the impurity diffusion region on one side of the transistors. Subsequently, the conductive material is deposited on the entire surface including the contact hole and patterned to be selectively removed to form the conductive pattern layer 32. In this case, the conductive pattern 32 is formed using a laminated film of doped polysilicon or polysilicon and a tungsten silicide layer or a laminated film of a barrier metal layer such as Ti / TiN and a metal layer such as W (or Al). It is used as metal wiring of bit line or capacitor.

이와 같은 본 발명에 따른 반도체 소자의 제조 공정은 Embedded DRAM의 각각의 다른 특성을 요구하는 영역에 따라 게이트 절연층의 두께를 달리하여 형성하는 것으로 공정 진행중에 발생하는 기판 손상 및 오염 그리고 소자 동작중의 누설 전류 등의 문제를 배제시킬 수 있도록한 것이다.The semiconductor device manufacturing process according to the present invention is formed by varying the thickness of the gate insulating layer according to areas requiring different characteristics of the embedded DRAM. This is to eliminate problems such as leakage current.

그리고 본 발명의 다른 실시예에 따른 반도체 소자의 제조 공정에 관하여 설명하면 다음과 같다.And it will be described with respect to the manufacturing process of the semiconductor device according to another embodiment of the present invention.

본 발명의 다른 실시예에 따른 반도체 소자의 제조 공정은 먼저, 도 3a에서와 같이, 반도체 기판(21)상에 실리콘 산화막 등을 이용한 초기 절연층을 1000 ∼ 10000Å의 두께로 형성한다.In the process of manufacturing a semiconductor device according to another embodiment of the present invention, first, as shown in FIG. 3A, an initial insulating layer using a silicon oxide film or the like is formed on the semiconductor substrate 21 to have a thickness of 1000 to 10000 GPa.

이어, 상기 초기 절연층(도면에 도시되지 않음)상에 감광막(도면에 도시되지 않음)을 형성하고 선택적으로 제거되도록 패터닝한후에 이를 마스크로 하여 상기 초기 절연층을 선택적으로 식각한다.Subsequently, after forming a photoresist film (not shown) on the initial insulating layer (not shown) and patterning it to be selectively removed, the initial insulating layer is selectively etched using this as a mask.

그리고 상기 패터닝된 초기 절연층을 마스크로 하여 반도체 기판(21)을 선택적으로 식각하여 일정 깊이의 트렌치를 형성하고 실리콘 산화막 등으로 상기 트렌치를 매립하여 필드 산화막(23)을 형성하여 활성 영역(22)과 필드 영역을 정의한다. 이때의 필드 산화막(23)형성 공정은 일반적인 STI(Shallow Trench Isolation)공정으로 진행한다.The semiconductor substrate 21 is selectively etched using the patterned initial insulating layer as a mask to form a trench having a predetermined depth, and the field oxide layer 23 is formed by filling the trench with a silicon oxide film to form an active region 22. And field fields. At this time, the process of forming the field oxide film 23 proceeds to a general shallow trench isolation (STI) process.

이어, 상기 초기 절연층을 제거하고 산화성 분위기에서 열처리하거나 실리콘 산화막 등의 유전체막을 500Å이하의 두께로 형성하여 제 1 게이트 절연층(24)을 형성한다.Subsequently, the first gate insulating layer 24 is formed by removing the initial insulating layer and performing a heat treatment in an oxidizing atmosphere, or by forming a dielectric film such as a silicon oxide film to a thickness of 500 GPa or less.

그리고 도 3b에서와 같이, 상기 제 1 게이트 절연층(24)을 포함하는 전면에 상기 제 1 게이트 절연층(24)과 식각 선택성이 있는 물질을 사용하여 제 1 도전성 물질층(25)을 형성한다.3B, the first conductive material layer 25 is formed on the entire surface including the first gate insulating layer 24 by using a material having an etch selectivity with the first gate insulating layer 24. .

상기의 제 1 도전성 물질층(25)으로는 폴리 실리콘막 또는 텅스텐(W),탄탈륨(Ta),구리(Cu)등과 같은 융점이 높고 비저항이 낮은 금속 물질을 사용하고 형성 방법으로는 스퍼터링,CVD 등의 방법으로 하여 1000 ∼ 5000Å의 두께로 형성한다.The first conductive material layer 25 may be a polysilicon film or a metal material having a high melting point and low specific resistance such as tungsten (W), tantalum (Ta), copper (Cu), or the like. It forms in thickness of 1000-5000 kPa by the method of these.

이어, 상기 제 1 도전성 물질층(25)상에 감광막(26)을 도포하고 선택적으로 제거되도록 패터닝하여 그를 마스크로 하여 노출된 제 1 도전성 물질층(25)을 선택적으로 식각한다. 이때, 상기의 감광막(26)이 제거되는 부분은 로직 소자가 형성되는 영역이다. 그리고 제 1 도전성 물질층(25)은 제 1 게이트 절연층(24)과 식각 선택성이 있으므로 반도체 기판(21)상에 잔류하게 된다.Subsequently, the photosensitive film 26 is coated on the first conductive material layer 25 and patterned to be selectively removed, thereby selectively etching the exposed first conductive material layer 25 using the mask as a mask. In this case, the portion where the photoresist layer 26 is removed is a region where a logic element is formed. In addition, since the first conductive material layer 25 has an etching selectivity with respect to the first gate insulating layer 24, the first conductive material layer 25 remains on the semiconductor substrate 21.

그리고 도 3c에서와 같이, 패터닝되어진 상기 제 1 도전성 물질 패턴층(25a)을 마스크로 하여 노출된 제 1 게이트 절연층(24)을 식각하여 제거한다. 상기 제 1 게이트 절연층(24)의 식각 공정은 희석된 HF 용액을 이용한 습식 식각 공정으로 진행한다.3C, the exposed first gate insulating layer 24 is etched and removed using the patterned first conductive material pattern layer 25a as a mask. The etching process of the first gate insulating layer 24 proceeds to a wet etching process using a diluted HF solution.

이어, 상기 제 1 도전성 물질 패턴층(25a)을 마스크로 하여 산화성 분위기에서 열처리 하거나 실리콘 산화막 등의 유전체막을 500Å이하의 두께로 형성하여 제 1 게이트 절연층(24)이 제거된 부분에 제 2 게이트 절연층(27)을 형성한다. 이때, 상기 제 1 게이트 절연층(24)과 제 2 게이트 절연층(27)의 두께는 서로 다르다. 즉, 고속 동작을 요구하는 로직 소자 영역의 게이트 절연층을 얇게 형성한다.Subsequently, a second gate is formed at a portion where the first gate insulating layer 24 is removed by heat-treating in an oxidizing atmosphere using the first conductive material pattern layer 25a as a mask, or by forming a dielectric film such as a silicon oxide film to a thickness of 500 GPa or less. The insulating layer 27 is formed. In this case, the thicknesses of the first gate insulating layer 24 and the second gate insulating layer 27 are different from each other. That is, the gate insulating layer of the logic element region requiring high speed operation is formed thin.

그리고 도 3d에서와 같이, 상기 제 2 게이트 절연층(27)의 형성시에 마스크로 사용된 제 1 도전성 물질 패턴층(25a) 및 제 2 게이트 절연층(27)을 포함하는 전면에 폴리 실리콘 또는 텅스텐(W),탄탈륨(Ta),구리(Cu)등과 같은 녹는점이 높고 비저항이 낮은 금속 물질을 사용하여 제 2 도전성 물질층을 형성한다.3D, a polysilicon layer on the front surface including the first conductive material pattern layer 25a and the second gate insulating layer 27 used as a mask when the second gate insulating layer 27 is formed. The second conductive material layer is formed using a metal material having a high melting point and low specific resistance, such as tungsten (W), tantalum (Ta), and copper (Cu).

상기 제 2 도전성 물질층의 형성은 스퍼터링 공정,CVD 공정으로 1000Å ∼ 5000Å의 두께로 형성한다.The second conductive material layer is formed in a thickness of 1000 kPa to 5000 kPa in a sputtering process and a CVD process.

이어, 도 3e에서와 같이, 상기 서로 다른 두께의 제 1 게이트 절연층(24)과 제 2 게이트 절연층(27)을 갖는 반도체 기판(21)상에 형성된 제 2 도전성 물질층을 CMP공정으로 경면 연마하여 제 2 게이트 절연층(27)이 부분적으로 드러나도록 평탄화한다. 이때, 제 2 게이트 절연층(27)이 노출되는 부분은 메모리 셀 영역이다.Subsequently, as shown in FIG. 3E, the second conductive material layer formed on the semiconductor substrate 21 having the first gate insulating layer 24 and the second gate insulating layer 27 having different thicknesses is mirror-mirrored by the CMP process. Polishing is planarized so that the second gate insulating layer 27 is partially exposed. In this case, the portion where the second gate insulating layer 27 is exposed is a memory cell region.

상기 평탄화 공정은 제 2 게이트 절연층(27)을 에치 스토퍼로 사용하여 크기가 100Å ∼ 500Å인 실리카 입자와 순수, KOH 또는 NH4OH 그리고 암모니아 염등이 포함된 pH=7의 알카리성 연마액을 사용하여 진행한다.The planarization process uses an alkaline polishing liquid having a pH = 7 containing silica particles having a size of 100 kPa to 500 kPa, pure water, KOH or NH 4 OH, and ammonia salt using the second gate insulating layer 27 as an etch stopper. Proceed.

상기의 평탄화 공정으로 하여 반도체 기판(21)의 메모리 셀 영역에는 제 1 도전성 물질 패턴층(25a)과 제 2 게이트 절연층(27)이 적층되어 있는 형태이고 로직 소자가 형성되는 영역에는 제 2 게이트 절연층(27)과 제 2 도전성 물질 패턴층(25a)이 차례로 적층되어 있는 형태이다.In the planarization process described above, the first conductive material pattern layer 25a and the second gate insulating layer 27 are stacked in the memory cell region of the semiconductor substrate 21, and the second gate is formed in the region where the logic element is formed. The insulating layer 27 and the second conductive material pattern layer 25a are stacked in this order.

그리고 도 3f에서와 같이, 상기 노출되어 있는 메모리 셀 영역의 제 2 게이트 절연층(27)을 제거한다. 이때, 상기 제 2 게이트 절연층(27)이 산화막 계통이고 제 1 도전성 물질 패턴층(25a)이 폴리 실리콘막일 경우에는 HF 등을 포함하는 용액을 이용하여 식각할 수 있다.As shown in FIG. 3F, the second gate insulating layer 27 of the exposed memory cell region is removed. In this case, when the second gate insulating layer 27 is an oxide film system and the first conductive material pattern layer 25a is a polysilicon film, the second gate insulating layer 27 may be etched using a solution including HF.

이어, 상기 제 1,2 도전성 물질 패턴층(25a)(28)상에 감광막(도면에 도시되지 않음)을 도포하고 선택적으로 제거되도록 패터닝하여 게이트 전극을 형성하기 위한 마스크 패턴을 형성한다.Subsequently, a photosensitive film (not shown) is coated on the first and second conductive material pattern layers 25a and 28 and patterned to be selectively removed to form a mask pattern for forming a gate electrode.

그리고 상기 패터닝되어진 감광막을 이용하여 메모리 셀 영역의 제 1 도전성 물질 패턴층(25a),로직 소자 영역의 제 2 도전성 물질 패턴층(28)을 선택적으로 식각하여 게이트 전극을 형성한다.The gate electrode is formed by selectively etching the first conductive material pattern layer 25a of the memory cell region and the second conductive material pattern layer 28 of the logic element region using the patterned photoresist.

이어, 도 3g에서와 같이, 상기 패터닝된 게이트 전극들을 마스크로 하여 저농도 불순물 이온을 주입하여 저농도 불순물 확산 영역(29a)을 형성하고 게이트 전극들을 포함하는 전면에 실리콘 산화막을 증착하고 에치백하여 산화 측벽(30)을 형성한다.Next, as shown in FIG. 3G, low concentration impurity ions are implanted using the patterned gate electrodes as a mask to form a low concentration impurity diffusion region 29a, and a silicon oxide film is deposited and etched back on the entire surface including the gate electrodes to form an oxide sidewall. 30 is formed.

그리고 상기 산화 측벽(30)을 갖는 게이트 전극들을 마스크로 하여 고농도의 불순물 이온을 주입하여 고농도 불순물 확산 영역(29b)을 형성하여 LDD(Lightly Doped Drain)구조의 소오스/드레인(29a)(29b)을 형성한다. 그리고 상기 트랜지스터들을 포함하는 전면에 층간 절연층(31)을 형성한다.In addition, a high concentration of impurity diffusion regions 29b are formed by implanting a high concentration of impurity ions using the gate electrodes having the oxide sidewall 30 as a mask to form a source / drain 29a and 29b of a lightly doped drain (LDD) structure. Form. An interlayer insulating layer 31 is formed on the entire surface including the transistors.

그리고 도 3h에서와 같이, 트랜지스터들의 일측 불순물 확산 영역이 노출되도록 선택적으로 제거하여 콘택홀을 형성한다. 이어, 상기 콘택홀을 포함하는 전면에 도전성 물질을 증착하고 선택적으로 제거되도록 패터닝하여 전도선 패턴층(32)을 형성한다. 이때, 상기 전도선 패턴층(32)은 도핑된 폴리 실리콘 또는 폴리 실리콘과 텅스텐 실리사이드층의 적층막 또는 Ti/TiN 등의 베리어 금속층과 W(또는 Al) 등의 금속층과의 적층막을 사용하여 형성하는 것으로 비트선 또는 커패시터의 금속 배선으로 사용하는 것이다.3H, a contact hole is formed by selectively removing one side of the impurity diffusion region of the transistors to expose the impurity diffusion region. Subsequently, the conductive material is deposited on the entire surface including the contact hole and patterned to be selectively removed to form the conductive pattern layer 32. In this case, the conductive pattern 32 is formed using a laminated film of doped polysilicon or polysilicon and a tungsten silicide layer or a laminated film of a barrier metal layer such as Ti / TiN and a metal layer such as W (or Al). It is used as metal wiring of bit line or capacitor.

이와 같은 본 발명의 반도체 소자의 제조 방법은 각각 특성이 다른 영역에 따라 게이트 절연층의 두께를 달리하여 소자를 형성하는 것으로 공정 진행중에 발생하는 기판의 손상,오염 그리고 소자의 누설 전류 발생 등을 차단할 수 있도록한 것으로 다음과 같은 효과가 있다.Such a method of manufacturing a semiconductor device of the present invention is to form a device by varying the thickness of the gate insulating layer according to the region having different characteristics, each of which prevents damage to the substrate, contamination and leakage current generated during the process. It has the following effects.

첫째, 이온 주입 공정이 아닌 게이트 절연층과 식각 선택성이 있는 감광막 이외의 물질의 패턴을 마스크로 이용하여 게이트 절연층을 부분적으로 식각하고 두께가 다른 게이트 절연층을 형성하여 기판 손상,오염 등의 문제를 막아 소자의 신뢰성 및 특성을 향상시키는 효과가 있다.First, the gate insulating layer is partially etched by using a pattern of a material other than the gate insulating layer and the etch selectivity film as a mask instead of an ion implantation process, and a gate insulating layer having a different thickness is formed, thereby causing problems such as substrate damage and contamination. It is effective to improve the reliability and characteristics of the device by preventing the.

둘째, 이온 주입에 의한 산화속도의 조절을 하지 않아 성장된 산화막의 절연 특성 저하를 막아 소자의 특성을 향상시키는 효과가 있다.Second, there is an effect of improving the characteristics of the device by preventing the deterioration of the insulating properties of the grown oxide film by not controlling the oxidation rate by ion implantation.

Claims (19)

서로 다른 동작 특성을 갖는 소자들이 형성되는 제 1 영역과 제 2 영역을 갖는 활성 영역상에 제 1 게이트 절연층을 형성하는 공정과,Forming a first gate insulating layer on an active region having a first region and a second region where elements having different operating characteristics are formed; 상기 제 1 게이트 절연층을 포함하는 전면에 상기 제 1 게이트 절연층과 식각 선택성이 있는 물질을 사용하여 도전성 물질층을 형성하는 공정과,Forming a conductive material layer using a material having an etch selectivity with the first gate insulating layer on the entire surface including the first gate insulating layer; 상기 도전성 물질층을 제 1 영역 또는 제 2 영역의 어느 한 영역에만 남도록 선택적으로 식각하고 노출된 제 1 게이트 절연층을 제거하는 공정과,Selectively etching the conductive material layer so as to remain in only one region of the first region or the second region and removing the exposed first gate insulating layer; 상기 제 1 게이트 절연층이 제거된 영역에 제 1 게이트 절연층과 두께가 다른 제 2 게이트 절연층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a second gate insulating layer having a thickness different from that of the first gate insulating layer in a region where the first gate insulating layer is removed. 제 1 항에 있어서, 활성 영역의 제 1 영역에는 메모리 셀 트랜지스터들을 형성하고 제 2 영역에는 로직 소자들을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.2. The method of claim 1, wherein memory cell transistors are formed in a first region of the active region and logic elements are formed in a second region of the active region. 제 1 항에 있어서, 제 1 게이트 절연층보다 제 2 게이트 절연층을 얇게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the second gate insulating layer is formed thinner than the first gate insulating layer. 제 1 항에 있어서, 제 1 게이트 절연층상의 도전성 물질층과 동일한 물질을 사용하여 제 2 게이트 절연층상에 도전성 물질층을 형성하고 동시에 패터닝하여 게이트 전극을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein a gate electrode is formed by simultaneously forming and patterning a conductive material layer on the second gate insulating layer using the same material as the conductive material layer on the first gate insulating layer. . 반도체 기판상에 초기 절연층을 형성하고 선택적으로 제거되도록 패터닝한후에 이를 마스크로 하여 반도체 기판을 선택적으로 식각하여 일정 깊이의 트렌치를 형성하는 공정과,Forming a trench of a predetermined depth by forming an initial insulating layer on the semiconductor substrate and patterning the semiconductor substrate to be selectively removed, and then selectively etching the semiconductor substrate using the mask; 상기 트렌치를 절연 물질로 매립하여 소자 격리층을 형성하고 전면에 제 1 게이트 절연층을 형성하는 공정과,Embedding the trench with an insulating material to form a device isolation layer and forming a first gate insulating layer on the entire surface; 상기 제 1 게이트 절연층을 포함하는 전면에 상기 제 1 게이트 절연층과 식각 선택성이 있는 물질을 사용하여 제 1 도전성 물질층을 형성하는 공정과,Forming a first conductive material layer by using a material having an etch selectivity with the first gate insulating layer on the entire surface including the first gate insulating layer; 상기 제 1 도전성 물질층상에 감광막을 도포하고 선택적으로 제거되도록 패터닝하여 그를 마스크로 하여 노출된 제 1 도전성 물질층을 선택적으로 식각하는 공정과,Applying a photoresist film on the first conductive material layer and patterning it to be selectively removed to selectively etch the exposed first conductive material layer using the mask as a mask; 패터닝되어진 상기 제 1 도전성 물질 패턴층을 마스크로 하여 노출된 제 1 게이트 절연층을 식각하여 제거하는 공정과,Etching and removing the exposed first gate insulating layer using the patterned first conductive material pattern layer as a mask; 상기 제 1 도전성 물질 패턴층을 마스크로 하여 산화성 분위기에서 열처리 하여 제 1 게이트 절연층과 두께가 다른 제 2 게이트 절연층을 형성하는 공정과,Heat-treating in an oxidative atmosphere using the first conductive material pattern layer as a mask to form a second gate insulating layer having a different thickness from the first gate insulating layer; 상기 제 1 도전성 물질 패턴층을 제거하고 제 1 게이트 절연층과 제 2 게이트 절연층을 갖는 반도체 기판상에 제 2 도전성 물질층을 형성하고 선택적으로 패터닝하여 제 2 도전성 물질 패턴층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.Removing the first conductive material pattern layer, forming a second conductive material layer on the semiconductor substrate having the first gate insulating layer and the second gate insulating layer, and selectively patterning the second conductive material pattern layer to form a second conductive material pattern layer. The manufacturing method of the semiconductor element characterized by including. 제 5 항에 있어서, 제 1 게이트 절연층을 산화성 분위기에서 열처리하거나 실리콘 산화막 등의 유전체막을 증착하여 500Å이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 5, wherein the first gate insulating layer is heat-treated in an oxidizing atmosphere or a dielectric film such as a silicon oxide film is deposited to form a thickness of 500 kPa or less. 제 5 항에 있어서, 제 1,2 도전성 물질층을 폴리 실리콘막 또는 텅스텐(W),탄탈륨(Ta),구리(Cu)등과 같은 융점이 높고 비저항이 낮은 금속 또는 그 금속들의 합금을 포함하는 물질을 사용하여 스퍼터링 또는 CVD 등의 방법으로 1000 ∼ 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The material of claim 5, wherein the first and second conductive material layers include a polysilicon film or a metal having a high melting point and low specific resistance such as tungsten (W), tantalum (Ta), copper (Cu), or the like, or an alloy thereof. Using a method such as sputtering or CVD to form a thickness of 1000 to 5000 kPa. 제 5 항에 있어서, 제 1 도전성 물질 패턴층을 마스크로 하여 진행하는 제 1 게이트 절연층의 식각 공정은 희석된 HF 용액을 이용한 습식 식각 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 5, wherein the etching of the first gate insulating layer, which proceeds using the first conductive material pattern layer as a mask, is performed by a wet etching process using a diluted HF solution. 제 5 항에 있어서, 제 2 게이트 절연층을 제 1 게이트 절연층보다 얇게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 5, wherein the second gate insulating layer is formed thinner than the first gate insulating layer. 제 5 항 또는 제 9 항에 있어서, 제 1 게이트 절연층상에 메모리 셀트랜지스터들을 형성하고 제 2 게이트 절연층상에 로직 소자들을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.10. The method of claim 5 or 9, wherein the memory cell transistors are formed on the first gate insulating layer and the logic elements are formed on the second gate insulating layer. 상기 게이트 전극으로 사용되는 제 2 도전성 물질 패턴층을 이용하여 저농도 불순물 이온을 주입하여 저농도 불순물 확산 영역을 형성하는 공정과,Forming a low concentration impurity diffusion region by implanting low concentration impurity ions using a second conductive material pattern layer used as the gate electrode; 제 2 도전성 물질 패턴층을 포함하는 전면에 실리콘 산화막을 증착하고 에치백하여 산화 측벽을 형성하는 공정과,Depositing and etching back a silicon oxide film on the entire surface including the second conductive material pattern layer to form an oxide sidewall; 상기 산화 측벽을 갖는 제 2 도전성 물질 패턴층을 마스크로 하여 고농도의 불순물 이온을 주입하여 LDD 구조의 소오스/드레인을 형성하는 공정과,Implanting a high concentration of impurity ions using the second conductive material pattern layer having the oxide sidewall as a mask to form a source / drain of an LDD structure; 상기 트랜지스터들을 포함하는 전면에 층간 절연층을 형성하고 트랜지스터들의 일측 불순물 확산 영역이 노출되도록 선택적으로 제거하여 콘택홀을 형성하는 공정과,Forming a contact hole by forming an interlayer insulating layer on the entire surface including the transistors and selectively removing the impurity diffusion regions on one side of the transistors; 상기 콘택홀을 포함하는 전면에 도전성 물질을 증착하고 선택적으로 제거되도록 패터닝하여 전도선 패턴층을 형성하는 공정을 더포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.And depositing a conductive material on the entire surface including the contact hole and patterning the conductive material to be selectively removed to form a conductive pattern layer. 제 11 항에 있어서, 전도선 패턴층을 도핑된 폴리 실리콘 또는 폴리 실리콘과 텅스텐 실리사이드층의 적층막 또는 Ti/TiN 등의 베리어 금속층과 W(또는 Al) 등의 금속층과의 적층막을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The conductive line pattern layer is formed by using a doped polysilicon or a laminated film of polysilicon and a tungsten silicide layer or a laminated film of a barrier metal layer such as Ti / TiN and a metal layer such as W (or Al). The manufacturing method of the semiconductor element characterized by the above-mentioned. 반도체 기판상에 초기 절연층을 형성하고 선택적으로 제거되도록 패터닝한후에 이를 마스크로 하여 반도체 기판을 선택적으로 식각하여 일정 깊이의 트렌치를 형성하는 공정과,Forming a trench of a predetermined depth by forming an initial insulating layer on the semiconductor substrate and patterning the semiconductor substrate to be selectively removed, and then selectively etching the semiconductor substrate using the mask; 상기 트렌치를 절연 물질로 매립하여 소자 격리층을 형성하고 전면에 제 1 게이트 절연층을 형성하는 공정과,Embedding the trench with an insulating material to form a device isolation layer and forming a first gate insulating layer on the entire surface; 상기 제 1 게이트 절연층을 포함하는 전면에 상기 제 1 게이트 절연층과 식각 선택성이 있는 물질을 사용하여 제 1 도전성 물질층을 형성하는 공정과,Forming a first conductive material layer by using a material having an etch selectivity with the first gate insulating layer on the entire surface including the first gate insulating layer; 상기 제 1 도전성 물질층상에 감광막을 도포하고 선택적으로 제거되도록 패터닝하여 그를 마스크로 하여 노출된 제 1 도전성 물질층을 선택적으로 식각하는 공정과,Applying a photoresist film on the first conductive material layer and patterning it to be selectively removed to selectively etch the exposed first conductive material layer using the mask as a mask; 패터닝되어진 상기 제 1 도전성 물질 패턴층을 마스크로 하여 노출된 제 1 게이트 절연층을 식각하여 제거하는 공정과,Etching and removing the exposed first gate insulating layer using the patterned first conductive material pattern layer as a mask; 상기 제 1 도전성 물질 패턴층을 마스크로 하여 제 1 게이트 절연층과 두께가 다른 제 2 게이트 절연층을 형성하는 공정과,Forming a second gate insulating layer having a thickness different from that of the first gate insulating layer using the first conductive material pattern layer as a mask; 상기 제 1 도전성 물질 패턴층 및 제 2 게이트 절연층을 포함하는 전면에 제 2 도전성 물질층을 형성하는 공정과,Forming a second conductive material layer on the entire surface including the first conductive material pattern layer and the second gate insulating layer; 상기 제 2 도전성 물질층을 CMP공정으로 경면 연마하여 제 2 게이트 절연층이 부분적으로 드러나도록 평탄화하는 공정과,Mirror-polishing the second conductive material layer by a CMP process to planarize the second gate insulating layer to be partially exposed; 상기 노출되어 있는 제 2 게이트 절연층을 제거하고 상기 제 1,2 도전성 물질 패턴층을 선택적으로 제거하여 게이트 전극을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.And removing the exposed second gate insulating layer and selectively removing the first and second conductive material pattern layers to form a gate electrode. 제 13 항에 있어서, 제 1 게이트 절연층을 산화성 분위기에서 열처리하거나 실리콘 산화막 등의 유전체막을 500Å이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 13, wherein the first gate insulating layer is heat-treated in an oxidizing atmosphere, or a dielectric film such as a silicon oxide film is formed to a thickness of 500 GPa or less. 제 13 항에 있어서, 제 1,2 도전성 물질층을 폴리 실리콘막 또는 텅스텐(W),탄탈륨(Ta),구리(Cu)등과 같은 융점이 높고 비저항이 낮은 금속 또는 그 금속들의 합금을 포함하는 물질을 사용하여 스퍼터링 또는 CVD 등의 방법으로 1000 ∼ 5000Å의 두께로 형성 하는 것을 특징으로 하는 반도체 소자의 제조 방법.The material of claim 13, wherein the first and second conductive material layers include a polysilicon film or a metal having a high melting point and a low specific resistance such as tungsten (W), tantalum (Ta), copper (Cu), or the like, or an alloy thereof. Using a method such as sputtering or CVD to form a thickness of 1000 to 5000 kPa. 제 13 항에 있어서, 제 1 도전성 물질 패턴층을 마스크로 하여 진행하는 제 1 게이트 절연층의 식각 공정은 희석된 HF 용액을 이용한 습식 식각 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 13, wherein the etching of the first gate insulating layer, which proceeds using the first conductive material pattern layer as a mask, is performed by a wet etching process using a diluted HF solution. 제 13 항에 있어서, 제 2 게이트 절연층을 제 1 게이트 절연층보다 얇게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 13, wherein the second gate insulating layer is formed thinner than the first gate insulating layer. 제 13 항 또는 제 17항에 있어서, 제 1 게이트 절연층상에 메모리 셀 트랜지스터들을 형성하고 제 2 게이트 절연층상에 로직 소자들을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.18. The method of claim 13 or 17, wherein the memory cell transistors are formed on the first gate insulating layer and the logic elements are formed on the second gate insulating layer. 제 13 항에 있어서, 제 2 도전성 물질층의 평탄화 공정은 제 2 게이트 절연층을 에치 스토퍼로 사용하여 크기가 100Å ∼ 500Å인 실리카 입자와 순수, KOH 또는 NH4OH 그리고 암모니아 염등이 포함된 pH=7의 알카리성 연마액을 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.15. The method of claim 13, wherein the planarization of the second conductive material layer is performed by using the second gate insulating layer as an etch stopper, wherein the pH contains silica particles having a size of 100 kPa to 500 kPa, pure water, KOH or NH 4 OH, and ammonia salts. It progresses using the alkaline polishing liquid of 7, The manufacturing method of the semiconductor element characterized by the above-mentioned.
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* Cited by examiner, † Cited by third party
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KR20030057282A (en) * 2001-12-28 2003-07-04 미쓰비시덴키 가부시키가이샤 Semiconductor device and manufacturing method thereof

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