KR20050010152A - Low voltage transistor in semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 저전압 트랜지스터 및 그 제조방법에 관한 것으로, 얕은 트렌치 소자격리막의 가장자리 부분에서 저전압 트랜지스터의 문턱전압 조절이온의 도핑농도 감소로 발생되는 기생 트랜지스터로 인한 험프(hump) 현상을 방지할 수 있는 반도체 소자의 저전압 트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a low voltage transistor of a semiconductor device and a method of manufacturing the same, and to prevent a hum caused by a parasitic transistor caused by a decrease in doping concentration of a threshold voltage control ion of a low voltage transistor at an edge portion of a shallow trench isolation layer. The present invention relates to a low voltage transistor of a semiconductor device and a method of manufacturing the same.
일반적으로, 온-칩(On-Chip)상에서 동시에 서로 다른 트랜스컨덕턴스 (Transconductance)를 갖는 소자를 구현하는 기술이 제안되고 있으며, 이러한 기술은 저전압 트랜지스터와 고전압 트랜지스터를 구현하는데 적용되고 있다.In general, a technique for implementing devices having different transconductances on on-chip at the same time has been proposed, and these techniques have been applied to implement low voltage transistors and high voltage transistors.
고전압 트랜지스터 및 저전압 트랜지스터를 동시에 구현시킬 때, 통상 두 번의 산화 공정을 실시하여 고전압용 게이트 산화막을 두껍게, 저전압용 게이트 산화막을 얇게 형성시킨다. 이와 같이, 고전압 트랜지스터 및 저전압 트랜지스터의 듀얼 게이트 산화막은 디램(DRAM) 및 에스램(SRAM) 뿐만 아니라 낸드 플래시 메모리(NAND Flash Memory)등 여러 반도체 소자에 적용되고 있다.When the high voltage transistor and the low voltage transistor are simultaneously implemented, two oxidation processes are usually performed to make the high voltage gate oxide film thick and the low voltage gate oxide film thin. As described above, the dual gate oxide films of the high voltage transistor and the low voltage transistor are applied to various semiconductor devices such as NAND flash memory as well as DRAM and SRAM.
저전압 트랜지스터는 낮은 구동전압에서도 안정된 소자 성능을 유지해야 하는데, 소자격리막의 가장자리 부분에서 저전압 트랜지스터의 문턱전압 조절이온의 도핑농도 감소로 문턱 전압이 낮은 기생 트랜지스터가 형성되어 험프 현상을 유발하고 있다. 이러한 기생 트랜지스터는 낸드 플래시 메모리 제조 방법에서와 같이웰 이온주입 공정과 문턱전압 이온주입 공정을 실시한 후에 게이트 산화막 및 얕은 트렌치 소자격리막(STI) 형성공정을 진행하는 모든 반도체 소자에서 후속 열 공정에 의해 문턱전압 이온이 소자격리막의 가장자리 부분에서 편석(segregation)됨으로 인하여 형성된다.Low voltage transistors should maintain stable device performance even at low driving voltages. Parasitic transistors with low threshold voltages are formed at the edges of device isolation layers due to the reduced doping concentration of the threshold voltage control ions of the low voltage transistors. Such parasitic transistors are thresholded by a subsequent thermal process in all semiconductor devices in which a gate oxide film and a shallow trench isolation layer (STI) are formed after the well ion implantation process and the threshold voltage ion implantation process as in the NAND flash memory manufacturing method. Voltage ions are formed by segregation at the edge of the device isolation film.
저전압 트랜지스터에서의 기생 트랜지스터로 인한 험프 현상을 방지하기 위하여, 낸드 플래시 메모리의 저전압 엔모스 트랜지스터(LVNMOS Tr.) 제조 공정에서는 소자격리(ISO) 공정의 패드 폴리실리콘 식각 후에 블랭킷 보론 이온주입(blanket Boron implantation)이나 소자격리 식각공정(ISO etch process) 및 트렌치 측벽 산화공정(trench wall oxidation process) 후에 LVNMOS 지역만 열리는 마스크 공정과 추가적인 보론 이온주입 공정을 적용하고 있다. 이 경우 마스크 공정 및 이온주입 공정 등의 공정단계 추가가 필수적이며, 더욱이 블랭킷 이온주입공정을 적용할 시에는 다른 소자 특성에 영향을 주기도 하여 낸드 플래시 메모리의 특성 및 신뢰성을 저하시키는 문제를 야기한다.In order to prevent humps caused by parasitic transistors in low-voltage transistors, a low-voltage NMOS transistor (LVNMOS Tr.) Manufacturing process involves blanket boron implantation after pad polysilicon etching in an ISO process. After the implantation or ISO etch process and the trench sidewall oxidation process, a mask process that opens only the LVNMOS region and an additional boron ion implantation process are applied. In this case, it is necessary to add process steps such as a mask process and an ion implantation process. Furthermore, when the blanket ion implantation process is applied, other device characteristics may be affected, thereby causing a problem of deteriorating the characteristics and reliability of the NAND flash memory.
따라서, 본 발명은 소자격리막의 가장자리 부분에서 저전압 트랜지스터의 문턱전압 조절이온의 도핑농도 감소로 발생되는 기생 트랜지스터로 인한 험프 현상을 방지하여 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 저전압 트랜지스터 및 그 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention prevents the hump phenomenon caused by the parasitic transistor caused by the reduction of the doping concentration of the threshold voltage control ion of the low voltage transistor at the edge of the device isolation layer, thereby improving the characteristics and reliability of the semiconductor device. And to provide a method for producing the object.
도 1은 본 발명의 실시예에 따른 반도체 소자의 저전압 트랜지스터의 레이아웃도.1 is a layout diagram of a low voltage transistor of a semiconductor device according to an embodiment of the present invention.
도 2는 도 1의 Y-Y선을 따라 절단한 반도체 소자의 저전압 트랜지스터의 단면도.FIG. 2 is a cross-sectional view of a low voltage transistor of a semiconductor device taken along the line Y-Y of FIG. 1.
도 3은 저전압 트랜지스터에서 기생 트랜지스터에 의한 험프 현상을 보여주는 TAA006 LVNMOS Id-Vg 특성 그래프.3 is a TAA006 LVNMOS Id-Vg characteristic graph showing a hump phenomenon caused by a parasitic transistor in a low voltage transistor.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11: 반도체 기판 12: 게이트 산화막11: semiconductor substrate 12: gate oxide film
120: 기생 트랜지스터 지역의 게이트 산화막120: gate oxide film in the parasitic transistor region
13: 소자 격리막 14: 게이트 전극13: device isolation layer 14: gate electrode
15: 소오스/드레인 영역 M: 고전압 리세스 마스크15: source / drain region M: high voltage recess mask
P-Tr: 기생 트랜지스터 지역P-Tr: parasitic transistor region
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 저전압 트랜지스터는 저전압 트랜지스터의 게이트 산화막의 두께보다 저전압 트랜지스터를 격리시키는 소자 격리막의 가장자리 부분에 형성되는 기생 트랜지스터 지역의 게이트 산화막이 두꺼운 반도체 소자의 저전압 트랜지스터.The low voltage transistor of the semiconductor device according to the embodiment of the present invention for achieving the above object is a semiconductor device with a thick gate oxide film in the parasitic transistor region formed on the edge portion of the device isolation film to isolate the low voltage transistor than the thickness of the gate oxide film of the low voltage transistor Low voltage transistor.
상기에서, 상기 저전압 트랜지스터의 게이트 산화막은 60 ~ 100 Å의 두께이고, 상기 기생 트랜지스터 지역의 게이트 산화막은 300 ~ 500 Å의 두께이다.In the above, the gate oxide film of the low voltage transistor is 60 ~ 100 kHz thickness, the gate oxide film of the parasitic transistor region is 300 ~ 500 kHz thickness.
또한, 본 발명의 실시예에 따른 반도체 소자의 저전압 트랜지스터 제조방법은 반도체 기판에 웰 형성 이온 주입 공정 및 문턱 전압 이온주입 공정을 실시하는 단계; 고전압 리세스 공정을 실시하여 고전압 트랜지스터 지역은 물론 저전압 트랜지스터 지역에 인접된 소자 격리 영역의 가장자리 부분까지 상기 반도체 기판을 리세스 하는 단계; 산화공정을 실시하여 상기 저전압 트랜지스터 지역의 반도체 기판 상에는 게트 산화막을 형성하고, 상기 소자격리 영역의 가장자리 부분의 기생 트랜지스터 지역에는 상기 리세스로 인해 두꺼운 게이트 산화막이 형성되는 단계; 소자 격리막을 형성하는 단계; 저전압 트랜지스터의 게이트 전극을 형성하는 단계; 및 소오스/드레인 영역을 형성하는 단계를 포함한다.In addition, a method of manufacturing a low voltage transistor of a semiconductor device according to an embodiment of the present invention includes the steps of: performing a well forming ion implantation process and a threshold voltage ion implantation process on a semiconductor substrate; Performing a high voltage recess process to recess the semiconductor substrate up to the edge of the device isolation region adjacent to the high voltage transistor region as well as the low voltage transistor region; Performing a oxidation process to form a get oxide film on the semiconductor substrate in the low voltage transistor region, and to form a thick gate oxide film in the parasitic transistor region at the edge of the device isolation region due to the recess; Forming a device isolation film; Forming a gate electrode of the low voltage transistor; And forming a source / drain region.
상기에서, 상기 저전압 트랜지스터의 게이트 산화막은 60 ~ 100 Å의 두께로 형성하고, 상기 기생 트랜지스터 지역의 게이트 산화막은 300 ~ 500 Å의 두께로 형성한다. 상기 소자 격리막은 얕은 트렌치 소자격리 공정으로 형성한다.In the above, the gate oxide film of the low voltage transistor is formed to a thickness of 60 ~ 100 kHz, the gate oxide film of the parasitic transistor region is formed to a thickness of 300 ~ 500 kHz. The device isolation layer is formed by a shallow trench isolation process.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only this embodiment to make the disclosure of the present invention complete, and to those skilled in the art the scope of the invention It is provided for complete information.
도 1은 본 발명의 실시예에 따른 반도체 소자의 저전압 트랜지스터의 레이아웃도이고, 도 2는 도 1의 Y-Y선을 따라 절단한 반도체 소자의 저전압 트랜지스터의 단면도이다.1 is a layout diagram of a low voltage transistor of a semiconductor device according to an exemplary embodiment of the present invention, and FIG. 2 is a cross-sectional view of the low voltage transistor of the semiconductor device taken along the line Y-Y of FIG. 1.
도 1 및 도 2를 참조하면, 셀 지역, 고전압 트랜지스터 지역 및 저전압 트랜지스터 지역이 정의된(define) 반도체 기판(11)에 웰 형성 이온 주입 공정 및 문턱 전압 이온주입 공정을 실시한다. 고전압 리세스 공정(HV recess process)공정으로 반도체 기판(11)에 리세스를 형성하되, 저전압 트랜지스터 지역을 정의하는 소자 격리막이 형성될 영역의 가장자리 부분까지 리세스를 형성하고, 이후 게이트 산화공정을 실시하면 소자 격리막이 형성될 영역의 가장자리 부분의 기생 트랜지스터 지역(P-Tr)에는 두꺼운 게이트 산화막(120)이 형성되고, 저전압 트랜지스터 지역의 게이트 산화막(12)은 얇게 형성된다.1 and 2, a well forming ion implantation process and a threshold voltage ion implantation process are performed on a semiconductor substrate 11 in which a cell region, a high voltage transistor region, and a low voltage transistor region are defined. A recess is formed in the semiconductor substrate 11 by an HV recess process, and a recess is formed to an edge portion of the region where the device isolation layer defining the low voltage transistor region is to be formed, and then the gate oxidation process is performed. In this case, a thick gate oxide film 120 is formed in the parasitic transistor region P-Tr at the edge of the region where the device isolation film is to be formed, and the gate oxide film 12 of the low voltage transistor region is thinly formed.
일반적으로, 고전압 트랜지스터의 게이트 산화막은 두께가 300 ~ 500 Å이고, 저전압 트랜지스터의 게이트 산화막은 두께가 60 ~ 100 Å으로 인하여 단차가 발생되고, 이러한 단차로 인한 후속 공정의 어려움을 해결하기 위하여, 고전압 트랜지스터의 게이트 산화막 형성을 위한 산화공정을 고전압 리세스 공정(HV recess process)을 이용하여 형성하는데, 이때 상기한 바와 같이 고전압 리세스 마스크(M)를 저전압 트랜지스터지역에 인접된 소자 격리막이 형성될 영역의 가장자리 부분까지 정의되도록 하여 반도체 기판(11)에 리세스를 형성하고, 고전압 및 저전압용 게이트 산화공정을 실시하고, 이로 인하여 저전압 트랜지스터 지역의 반도체 기판(11) 상에는 두께가 60 ~ 100 Å정도로 얇은 게이트 산화막(12)이 형성되고, 소자격리 영역과의 경계부분에는 리세스로 인하여 고전압 트랜지스터 지역의 게이트 산화막과 동일한 300 ~ 500 Å정도로 두꺼운 기생 트랜지스터 지역(P-Tr)의 게이트 산화막(120)이 형성된다.In general, the gate oxide film of the high voltage transistor has a thickness of 300 to 500 mW, and the gate oxide film of the low voltage transistor has a thickness of 60 to 100 mW, and a step is generated. An oxidation process for forming a gate oxide film of the transistor is formed by using a high voltage recess process, in which a region in which a device isolation film adjacent to the low voltage transistor region is to be formed is formed as described above. A recess is formed in the semiconductor substrate 11 to be defined up to the edge portion of the semiconductor substrate, and the gate oxidation process for the high voltage and the low voltage is performed. As a result, the semiconductor substrate 11 in the low voltage transistor region has a thickness of about 60 to 100 kV. A gate oxide film 12 is formed, and a recess is formed at the boundary with the device isolation region. And a gate oxide film 120 of the thick parasitic transistor region (P-Tr) is formed, so the same 300 ~ 500 Å and the gate oxide film of the high voltage transistor region.
이후, 얕은 트렌치 소자격리(STI) 공정을 실시하여 소자 격리막(13)을 형성하고, 게이트 전극 형성 공정으로 저전압 트랜지스터의 게이트 전극(14)을 형성하고, 불순물 이온주입 공정으로 소오스/드레인 영역(15)을 형성한다.Subsequently, a shallow trench isolation (STI) process is performed to form the device isolation layer 13, a gate electrode formation process forms the gate electrode 14 of the low voltage transistor, and an impurity ion implantation process processes the source / drain regions 15. ).
저전압 트랜지스터에서의 기생 트랜지스터는 소자 격리막(13)의 가장자리 부분에 형성되는데, 이는 후속 공정을 거치면서 저전압 트랜지스터의 문턱전압 이온이 소자 격리막(13)의 가장자리 부분에서 편석(segregation)됨으로 인하여 형성된다. 즉, 소자 격리막(13)에서의 낮은 문턱전압 이온 농도는 게이트 전극(14)이 지나가는 소자 격리막(13)의 가장자리에서 문턱전압이 낮은 기생 트랜지스터를 형성시키는데, 이 기생 트랜지스터는 저전압 트랜지스터에서 기생 트랜지스터에 의한 험프 현상을 보여주는 TAA006 LVNMOS Id-Vg 특성 그래프를 도시한 도 3에서 알 수 있듯이 험프 현상을 만들게 된다. 이렇게 만들어지는 험프 현상을 방지하기 위하여, 상기한 본 발명에서는 고전압 리세스(HV recess) 공정시에 저전압 트랜지스터 지역에 인접된 소자 격리 영역의 가장자리 부분을 고전압 트랜지스터 지역으로 정의하여 기생 트랜지스터가 형성될 부분의 게이트 산화막을 두껍게 하므로, 험프의 원인이 되는 소자격리막의 가장자리 부분에 형성되는 기생 트랜지스터의 문턱 전압을 높여주는 효과를 얻을 수 있다.The parasitic transistor in the low voltage transistor is formed at the edge of the device isolation film 13, which is formed by the segregation of the threshold voltage ions of the low voltage transistor at the edge of the device isolation film 13 through a subsequent process. That is, the low threshold voltage ion concentration in the device isolation layer 13 forms a parasitic transistor having a low threshold voltage at the edge of the device isolation layer 13 through which the gate electrode 14 passes. As shown in FIG. 3, which shows a TAA006 LVNMOS Id-Vg characteristic graph showing the hum phenomena, the hum phenomena is generated. In order to prevent the hump phenomenon, the parasitic transistor is formed by defining the edge portion of the device isolation region adjacent to the low voltage transistor region as the high voltage transistor region in the HV recess process. Since the gate oxide film is thickened, it is possible to obtain an effect of increasing the threshold voltage of the parasitic transistor formed at the edge of the device isolation film which causes the hump.
상기한 본 발명은 낸드 플래시 메모리의 저전압 트랜지스터를 실시예로 하여 설명하였지만, 기생 트랜지스터로 인한 험프 현상을 방지하기 위하여 소자 격리막의 가장자리 부분의 게이트 산화막의 두께를 저전압용 게이트 산화막의 두께보다 두껍게 하는 본 발명의 기본 원리는 저전압 트랜지스터를 갖는 모든 반도체 소자에 적용된다.Although the present invention has been described with the low voltage transistor of the NAND flash memory as an embodiment, in order to prevent the hump phenomenon caused by the parasitic transistor, the thickness of the gate oxide film at the edge of the device isolation layer is made thicker than that of the low voltage gate oxide film. The basic principle of the invention applies to all semiconductor devices having low voltage transistors.
상술한 바와 같이, 본 발명은 소자격리막의 가장자리 부분에서 저전압 트랜지스터의 문턱전압 조절이온의 도핑농도 감소로 발생되는 기생 트랜지스터로 인한 험프 현상을 방지하므로, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.As described above, the present invention prevents the hump phenomenon caused by the parasitic transistor caused by the reduction of the doping concentration of the threshold voltage control ion of the low voltage transistor at the edge of the device isolation film, thereby improving the characteristics and reliability of the semiconductor device.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100699843B1 (en) * | 2005-06-09 | 2007-03-27 | 삼성전자주식회사 | MOS Field Effect Transistor Having Trench Isolation Region and Method of Fabricating the same |
| US7666742B2 (en) | 2005-08-05 | 2010-02-23 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor devices having a recessed active edge |
| KR100769256B1 (en) * | 2006-10-02 | 2007-10-22 | 삼성전자주식회사 | Semiconductor device and method for forming the same |
| US7705409B2 (en) | 2007-02-02 | 2010-04-27 | Samsung Electronics Co., Ltd. | High voltage transistors |
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