KR20060068092A

KR20060068092A - 이중 계층 버스 구조, 이중 계층 버스 구조를 가진 시스템온 칩 시스템 및 시스템 온 칩 시스템의 버스 액세스 방법

Info

Publication number: KR20060068092A
Application number: KR1020040106041A
Authority: KR
Inventors: 박현상
Original assignee: 삼성전자주식회사
Priority date: 2004-12-15
Filing date: 2004-12-15
Publication date: 2006-06-21
Also published as: CN1791219A; TW200634661A; US20060129727A1; CN1791219B; US7508981B2; KR100596982B1

Abstract

제1 버스 및 고속 동작하는 제2 버스로 이루어진 이중 계층 버스 구조를 가진 SOC 시스템은 제1 메모리, 고속 소용량의 제2 메모리, 적어도 하나의 제1 및 제2 모듈, 제1 및 제2 메모리 컨트롤러를 포함한다. 제1 모듈은 제1 버스에만 결합되어 제1 메모리와 제1 데이터를 송수신한다. 제1 메모리 컨트롤러는 제1 버스와 제1 메모리 사이에 결합되고, 제1 모듈과 제1 메모리간의 제1 데이터 송수신을 제어한다. 제2 모듈은 제1 버스 및 제2 버스에 모두 결합되고, 전송할 제2 데이터의 크기와 제2 메모리 용량에 기초하여 제2 데이터를 제1 버스를 액세스하여 제1 메모리로 전송하거나 제2 버스를 액세스하여 제2 메모리로 전송한다. 제2 메모리 컨트롤러는 제2 버스와 제2 메모리 사이에 결합되어 제2 모듈과 제2 메모리간의 제2 데이터 송수신을 제어한다. MPEG4 또는 JPEG 모듈과 같은 제2 모듈은 카메라 인터페이스와 같은 제1 모듈에서 수집한 영상 데이터를 저장하고 있는 제1 메모리로부터 영상 데이터를 읽어들인다. 제2 모듈에서는 읽어들인 영상 데이터를 이용하여 영상 압축 처리 및/또는 그래픽 처리를 수행하는 과정에서 필요한 소용량의 데이터를 제2 버스를 액세스하여 제2 메모리에 저장한다. 멀티미디어 데이터를 처리하는 SOC 시스템의 메모리 대역폭 요구량을 절감시킴으로써 멀티미디어 데이터 처리를 효율적으로 수행할 수 있다.

Description

이중 계층 버스 구조, 이중 계층 버스 구조를 가진 시스템 온 칩 시스템 및 시스템 온 칩 시스템의 버스 액세스 방법{DUAL LAYER BUS ARCHITECTURE, SYSTEM-ON-A-CHIP HAVING THE DUAL LAYER BUS ARCHITECTURE AND METHOD OF ACCESSING THE DUAL LAYER BUS}

도 1은 종래의 동영상 압축 기능을 내장한 시스템 온 칩(SOC; System On Chip) 시스템의 단일 계층 버스 구조를 나타낸 블록도이다.

도 2는 종래의 동영상 압축 기능을 내장한 SOC 시스템의 다중 계층 버스 구조를 나타낸 블록도이다.

도 3은 본 발명의 일실시예에 따른 동영상 압축 기능을 내장한 SOC 시스템의 사다리 구조의 이중 계층 버스 구조를 나타낸 블록도이다.

도 4는 본 발명의 일실시예에 따른 듀얼 마스터를 고속 버스로 중재하기 위한 구성을 나타낸 블록도이다.

도 5는 본 발명의 다른 실시예에 따른 듀얼 마스터를 고속 버스로 중재하기 위한 구성을 나타낸 블록도이다.

도 6은 본 발명의 또 다른 실시예에 따른 듀얼 마스터를 고속 버스로 중재하기 위한 구성을 나타낸 블록도이다.

도 7은 본 발명의 일실시예에 따른 MPEG4 모듈에서의 버스 액세스 과정을 나 타낸 순서도이다.

도 8은 본 발명의 다른 실시예에 따른 JPEG 모듈에서의 버스 액세스 과정을 나타낸 순서도이다.

<도면의 주요 부분에 대한 부호의 설명>

312 : 저속 버스 300 : 듀얼 마스터

320 : 고속 저용량 메모리 322 : 고속 버스

340 : 동영상 압축 모듈 350 : 정지 영상 압축 모듈

360 : 그래픽 가속기 370 : 디스플레이 컨트롤 모듈

390 : 대용량 메모리

본 발명은 이중 계층 버스 구조, 이중 계층 버스 구조를 가진 시스템 온 칩 시스템 및 시스템 온 칩 시스템의 버스 액세스 방법에 관한 것으로, 더욱 상세하게는 멀티미디어 데이터 처리에 적용할 수 있는 시스템 온 칩(SOC; System-On-A-Chip)의 이중 계층 버스 구조, 이중 계층 버스 구조를 가진 시스템 온 칩 시스템 및 시스템 온 칩 시스템의 버스 액세스 방법에 관한 것이다.

멀티미디어 응용에 특화된 시스템 온 칩(SOC; System-On-A-Chip)을 설계할 때에는 대용량의 메모리 대역폭(bandwidth) 요구량을 충족시켜야 한다. 필요로 하 는 메모리 용량이 적을 경우에는 처리 속도가 빠른 SRAM(Synchronous Random Access Memory)등의 고속 소용량 메모리를 사용할 수 있다. 그러나, 멀티미디어 응용에 특화된 SOC는 대용량의 메모리를 필요로 하기 때문에, 메모리 비트당 단가가 낮은 DRAM(Dynamic Random Access Memory) 또는 플래시 메모리를 사용하는 것이 일반적이다.

도 1은 종래의 동영상 압축 기능을 내장한 시스템 온 칩(SOC; System-On-A-Chip) 시스템의 단일 계층 버스 구조를 나타낸 블록도이다.

도 1을 참조하면, SOC 시스템의 단일 계층 버스(12)에는 RISC(Reduced Instruction Set Computer; 10) 모듈, 카메라 인터페이스(CAM I/F; 20) 모듈, 동영상 압축을 수행하는 MPEG 4(Moving Picture Experts Group 4; 30) 모듈, 정지 영상 압축을 수행하는 JPEG(Joint Photographic Experts Group; 40) 모듈, 2차원 또는 3차원 graphic 가속기 2DG(50) 모듈, 그리고 액정표시장치(Liquid Crystal Display) 등과 같은 디스플레이 장치로 영상 데이터를 전달하는 전송하는 LCDC(60)모듈이 접속되어 있다. 또한, 대용량 메모리로 DRAM(Dynamic Random Access Memory; 80)이 메모리 컨트롤러(70)를 통하여 버스(12)에 결합된다.

상기 종래의 단일 계층 버스 구조는 하나의 대용량 메모리를 모든 모듈들이 공유하는 구조이므로 구현이 용이하고, 저가격화가 가능하여 가장 널리 사용되는 구조이다. 상기 종래의 단일 계층 버스 구조에서의 메모리의 대역폭(bandwidth)은 각각의 모듈들이 필요로 하는 최소 대역폭의 합에 의해서 결정된다. 그러나, 대용량의 데이터를 처리해야하는 멀티미디어 응용의 경우에는 상기 메모리(80)의 대역 폭이 구현이 가능한 대역폭의 범위를 쉽게 넘기 때문에, 강력한 멀티미디어 기능을 지원하기 위한 SOC 시스템에는 적합하지 않다.

도 2는 종래의 동영상 압축 기능을 내장한 SOC 시스템의 다중 계층 버스 구조를 나타낸 블록도이다. 즉, 도 2는 도 1의 SOC 시스템에 다중 계층 버스 구조를 적용한 경우를 나타낸다.

도 2를 참조하면, 각각의 계층의 버스(12-1, 12-2, 12-3)에는 상호 독립적으로 동작하는 메모리 컨트롤러(70-1, 70-2, 70-3)를 통하여 메모리(80-1, 80-2, 80-3)가 결합된다. 전체 SOC 시스템의 메모리 대역폭은 각 버스 계층에서 허용 가능한 메모리 대역폭의 합으로 표현되기 때문에 강력한 멀티미디어 기능을 지원할 수 있는 메모리 대역폭을 제공할 수 있다.

그러나, 각 버스 계층마다 메모리를 장착할 경우 시스템 구축 비용이 증가하기 때문에, 종래의 다중 계층 버스 구조는 저가격화가 필수적인 대중적인 응용 제품에서는 적합하지 않을 수 있다.

한편, 메모리 비용을 줄이기 위해서 다중 계층 버스 구조에서 단일 메모리를 공유하도록 구현하는 것도 가능하다. 그러나, 이 경우는 단일 계층 버스 구조와 대비할 때 실질적인 메모리 대역폭의 증가가 없기 때문에, 전체 SOC 시스템의 성능 개선은 제한적이 될 수 밖에 없다.

따라서, 본 발명의 제1 목적은 SOC 시스템의 메모리 대역폭 요구량을 줄임으로서 멀티미디어 데이터 처리시에 효율적인 이중 계층 버스 구조를 가진 SOC 시스 템을 제공하는 것이다.

본 발명의 제2 목적은 SOC 시스템의 메모리 대역폭 요구량을 줄임으로서 멀티미디어 데이터 처리시에 효율적인 SOC 시스템의 이중 계층 버스 구조를 제공하는 것이다.

또한, 본 발명의 제3 목적은 SOC 시스템의 메모리 대역폭 요구량을 줄임으로서 멀티미디어 데이터 처리시에 효율적인 SOC 시스템의 버스 액세스 방법을 제공하는 것이다.

상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일측면에 따른 이중 계층 버스 구조를 가진 시스템 온 칩 시스템은 제1 버스 및 상기 제1 버스보다 고속으로 동작하는 제2 버스로 이루어진다. 상기 이중 계층 버스 구조를 가진 시스템 온 칩 시스템은 제1 메모리; 상기 제1 메모리보다 고속으로 동작하고 상기 제1 메모리보다 작은 용량을 가진 제2 메모리; 상기 제1 버스에만 결합되어 상기 제1 메모리와 제1 데이터를 송수신하는 적어도 하나의 제1 모듈; 상기 제1 버스와 상기 제1 메모리 사이에 결합되고, 상기 적어도 하나의 제1 모듈과 상기 제1 메모리간의 상기 제1 데이터 송수신을 제어하는 제1 메모리 컨트롤러; 상기 제1 버스 및 상기 제2 버스에 모두 결합되고, 전송할 제2 데이터의 크기와 상기 제2 메모리 용량에 기초하여 상기 제2 데이터를 상기 제1 버스를 액세스하여 상기 제1 메모리로 전송하거나 또는 상기 제2 버스를 액세스하여 상기 제2 메모리로 전송하는 적어도 하나의 제2 모듈; 및 상기 제2 버스와 상기 제2 메모리 사이에 결합되어 상기 적어도 하나의 제2 모듈과 상기 제2 메모리간의 상기 제2 데이터 송수신을 제어하는 제2 메모리 컨트롤러를 포함한다.

또한, 본 발명의 제1 목적을 달성하기 위한 본 발명의 다른 측면에 따른 저속 버스와 고속 버스로 이루어진 이중 계층 버스 구조를 가진 시스템 온 칩 시스템은 상기 저속 버스를 액세스하여 대용량 메모리와 제1 데이터를 송수신하는 적어도 하나의 제1 모듈; 및 상기 저속 버스 및 상기 고속 버스에 모두 결합되고, 전송할 제2 데이터의 크기와 고속 소용량 메모리의 용량에 기초하여 상기 전송할 제2 데이터를 상기 저속 버스를 액세스하여 상기 대용량 메모리로 전송하거나 또는 상기 고속 버스를 액세스하여 상기 고속 소용량 메모리로 전송하는 적어도 하나의 제2 모듈을 포함한다.

또한, 본 발명의 제1 목적을 달성하기 위한 본 발명의 또 다른 측면에 따른 저속 버스와 상기 저속 버스와 독립적으로 동작하는 고속 버스로 이루어진 이중 계층 버스 구조를 가진 시스템 온 칩 시스템은 상기 저속 버스를 액세스하여 대용량 메모리를 참조하는 마이크로 프로세서 모듈, 원시 영상 데이터를 수집하는 영상 취득 모듈 및 디스플레이 장치로 제1 영상 데이터를 전송하는 디스플레이 컨트롤 모듈로 이루어진 제1 모듈; 상기 적어도 하나의 제1 모듈이 상기 제1 버스를 액세스할 경우 상호 액세스 충돌을 방지하도록 제어하는 제1 중재기; 상기 저속 버스 및 상기 고속 버스에 모두 결합되고, 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈로 이루어지며, 전송할 제2 영상 데이터의 크기와 고속 소용량 메모리의 용량에 기초하여 상기 저속 버스를 액세스하여 상기 대용량 메모리를 참조하 거나 또는 상기 고속 버스를 액세스하여 상기 고속 소용량 메모리를 참조하는 제2 모듈을 포함한다.

또한, 본 발명의 제2 목적을 달성하기 위한 본 발명의 일측면에 따른 시스템 온 칩 시스템의 이중 계층 버스 구조는 제1 버스; 상기 제1 버스보다 고속으로 동작하는 제2 버스; 제1 메모리; 상기 제1 메모리보다 고속으로 동작하고 상기 제1 메모리보다 작은 용량을 가진 제2 메모리; 상기 제1 버스에만 결합되어 상기 제1 메모리와 제1 데이터를 송수신하는 적어도 하나의 제1 모듈; 상기 제1 버스와 상기 제1 메모리사이에 결합되고, 상기 적어도 하나의 제1 모듈과 상기 제1 메모리간의 상기 제1 데이터 송수신을 제어하는 제1 메모리 컨트롤러; 상기 제1 버스 및 상기 제2 버스에 모두 결합되고, 전송할 제2 데이터의 크기와 상기 제2 메모리 용량에 기초하여 상기 제2 데이터를 상기 제1 버스를 액세스하여 상기 제1 메모리로 전송하거나 또는 상기 제2 버스를 액세스하여 상기 제2 메모리로 전송하는 적어도 하나의 제2 모듈; 및 상기 제2 버스와 상기 제2 메모리사이에 결합되어 상기 적어도 하나의 제2 모듈과 상기 제2 메모리간의 상기 제2 데이터 전송을 제어하는 제2 메모리 컨트롤러를 포함한다.

또한, 본 발명의 제3 목적을 달성하기 위한 본 발명의 일측면에 따른 저속 버스와 상기 저속 버스보다 고속으로 동작하는 고속 버스로 이루어진 이중 계층 버스 구조를 가진 시스템 온 칩 시스템의 버스 액세스 방법은 상기 저속 버스에만 결합된 적어도 하나의 제1 모듈에서 상기 저속 버스를 액세스하여 상기 저속 버스에 결합된 대용량 메모리와 제1 데이터를 송수신하는 단계; 상기 저속 버스 및 상기 고속 버스에 모두 결합된 적어도 하나의 제2 모듈에서 전송할 제2 데이터의 크기가 상기 고속 버스에 결합된 고속 소용량 메모리의 용량 이하인 경우에는 상기 고속 버스를 액세스하여 상기 고속 소용량 메모리로 상기 제2 데이터를 전송하는 단계; 및 상기 적어도 하나의 제2 모듈에서 상기 전송할 제2 데이터의 크기가 상기 고속 소용량 메모리의 용량보다 큰 경우에는 상기 저속 버스를 액세스하여 상기 대용량 메모리로 상기 제2 데이터를 전송하는 단계를 포함한다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 3을 참조하면, 상기 사다리 구조의 버스는 처리속도가 빠르지만 소용량을 가진 고속 소용량 메모리(320)가 결합된 고속 버스(FBUS; Fast bus; 322)와 처리속도는 상기 고속 소용량 메모리(320)보다 상대적으로 느리지만 대용량을 가진 대용량 메모리(390)가 결합된 저속 버스(SBUS; Slow Bus; 312)로 이루어진 이중 계층의 버스 구조를 가진다.

예를 들어, 상기 고속 소용량 메모리(320)는 SRAM이 될 수 있다. 예를 들어, 상기 대용량 메모리(320)는 DRAM, SDRAM 또는 플래시 메모리가 될 수 있다.

저속 버스(312)는 단일 계층 구조를 가지며, SOC 시스템의 백본(back-bone)이 된다.

저속 버스(312)에는 마이크로 프로세서 모듈(310), 영상 취득 모듈(330), 동영상 압축 모듈(340), 정지 영상 압축 모듈(350), 그래픽 가속기(360) 및 디스플레이 컨트롤 모듈(370)이 접속되어 있다. 즉, 상기 SOC 시스템에 장착된 모든 모듈들은 모두 저속 버스(312)에 연결되어 있다. 또는 저속 버스(312)에는 동영상 압축 모듈(340) 및 정지 영상 압축 모듈(350) 중 하나만이 장착될 수도 있음은 물론이다. 또한, 저속 버스(322)에는 제2 메모리 컨트롤러(382)를 통하여 대용량 메모리(390)가 접속된다.

마이크로 프로세서 모듈(310)은 응용 소프트웨어 처리를 수행하며, 예를 들어 RISC(Reduced Instruction Set Computer)가 될 수 있다.

영상 취득 모듈(330)은 카메라와 인터페이스하여 영상을 취득하는 카메라 인터페이스(CAM I/F; 20) 또는 터치 스크린으로부터 영상을 취득하는 터치 스크린 처리 모듈등이 될 수 있다. 예를 들어, 카메라 인터페이스는 외부 카메라에서 입력되는 원시 영상 데이타를 MPEG등과 같은 동영상 압축에 적합하도록 줌-인(zoom-in), 회전, 스케일다운(scale-down)등의 동작을 수행한다. 줌-인을 수행하기 위해서, 카메라 인터페이스는 입력된 원시 영상 데이터를 저속 버스(312)를 통해 대용량 메모리(390)에 저장하며, 상기 저장된 영상 데이터를 독출하면서 줌-인 동작 및 회전 동작을 수행한다. 이후 압축에 적합한 크기로 스케일 다운하여 MPEG 코덱(codec)등으로 전송한다. 카메라 인터페이스는 압축할 영상을 정지 명령이 입력될 때까지 MPEG 코덱등으로 전송을 계속한다.

동영상 압축 모듈(340)은 상기 영상 취득 모듈(330)로부터 수집된 영상 데이 터를 전용 신호선을 통해서 직접 읽어들여 동영상 압축을 수행하는 모듈로서 예를 들어 MPEG4 코덱(CODEC), MPEG2 코덱이 될 수 있다.

정지 영상 압축 모듈(350)은 상기 영상 취득 모듈(330)로부터 수집된 영상 데이터를 전용 신호선을 통해서 직접 읽어들여 정지 영상 압축을 수행하는 모듈로서 예를 들어, JPEG 코덱이 될 수 있다.

그래픽 가속기(360)는 2차원 또는 3차원 그래픽 가속기이며, 압축된 영상을 입력받아 그래픽 계산 처리-예를 들어 폴리곤 랜더링(polygon rendering), 텍스처 맵핑(texture mapping)등-를 수행하여 LCD 등의 디스플레이 장치로 제공한다.

디스플레이 컨트롤 모듈(370)은 액정표시장치(Liquid Crystal Display) 등과 같은 디스플레이 장치로 영상 데이터를 전달한다.

디스플레이 컨트롤 모듈(370)은 영상 취득 모듈(330)로부터 디스플레이할 영상이 입력될 때마다, 저속 버스(312)를 액세스하여 DRAM과 같은 대용량 메모리(390)사의 디스플레이 버퍼 영역에 디스플레이할 영상을 저장한다. 이와 동시에, 디스플레이 컨트롤 모듈(370)은 저속 버스(312)를 통하여 상기 디스플레이 버퍼 영역에 저장된 영상을 예를 들어 초당 60장 내외로 주기적으로 LCD 패널 등으로 전송한다. 영상을 저장하는 것은 영상 취득 모듈(330)이 동작하는 동안만 수행되며, 영상을 독출하여 전송하는 것은 LCD 패널 상에 디스플레이 동작이 유지되는 동안 지속된다.

고속 버스(322)에는 고속의 멀티미디어 처리가 필요한 모듈들, 예를 들어 동영상 압축 모듈(340), 정지 영상 압축 모듈(350) 및 그래픽 가속기(360)가 접속된 다. 또는 고속 버스(322)에는 동영상 압축 모듈(340) 및 정지 영상 압축 모듈(350) 중 하나만이 장착될 수도 있음은 물론이다. 또한, 고속 버스(322)에는 제1 메모리 컨트롤러(380)를 통하여 고속 소용량 메모리(320)가 접속된다. 고속 버스(322)에는 동영상 압축 모듈(340), 정지 영상 압축 모듈(350)모듈 및/또는 그래픽 가속기(360)와 같은 동시에 동작할 필요가 없는 모듈들이 장착될 수 있다.

고속 버스(322)에는 처리속도가 빠른 소용량의 메모리-예를 들어 SRAM-이 장착되어 있으며, 저속 버스(312)에서 사용하는 버스 프로토콜과 동일한 버스 프로토콜을 사용한다.

상기와 같은 사다리 구조의 버스 아키텍처에서 각 모듈들은 저속 버스(312)에만 연결되는 싱글 마스터(single master), 또는 저속 버스(312) 및 고속 버스(322)에 동시에 연결되는 듀얼 마스터(dual-master)의 2가지 종류로 구분된다. 듀얼 마스터(300)에는 동영상 압축 모듈(340), 정지 영상 압축 모듈(350) 및 그래픽 가속기(360)와 같은 멀티미디어 처리를 위한 모듈들이 속한다.

상기 듀얼 마스터(300)는 고속 소용량 메모리(320)와 대용량 메모리(390)를 액세스하기 위해서 서로 같은 프로토콜을 가지고 2개의 버스 인터페이스를 이용하여 상기 고속 버스(322) 및 저속 버스(312)를 액세스한다.

본 발명의 일실시예에 따르면, 저속 버스(312)와 고속 버스(322)는 상호 독립되어 있으며, 저속 버스(312)와 고속 버스(322) 간에는 데이터 전송 경로는 존재하지 않는다.

이하, 마이크로 프로세서 모듈(310), 영상 취득 모듈(330), 동영상 압축 모 듈(340), 정지 영상 압축 모듈(350), 그래픽 가속기(360) 및 디스플레이 컨트롤 모듈(370)이 저속 버스(312)를 액세스하는 것을 중재하는 방식에 대해 설명한다.

저속 버스(312)에는 저속 버스 중재기(arbiter; 314)가 연결되어 상기 마이크로 프로세서 모듈(310), 영상 취득 모듈(330), 동영상 압축 모듈(340), 정지 영상 압축 모듈(350), 그래픽 가속기(360) 및 디스플레이 컨트롤 모듈(370) 중 하나만이 저속 버스(312)를 액세스하도록 제어한다.

이하, 동영상 압축 모듈(340), 정지 영상 압축 모듈(350) 및 그래픽 가속기(360)가 고속 버스(322)를 액세스하는 것을 중재하는 방식에 대해 설명한다.

고속 버스(322)에는 고속 버스(322)에 결합된 모듈들을 중재하기 위한 고속 버스 중재기가 장착될 수도 있고(도 6 참조), 장착되지 않을 수도 있다(도 4 및 도 5 참조).

동영상 압축 모듈(340), 정지 영상 압축 모듈(350) 및 그래픽 가속기 모듈(360)은 고속 버스(322)를 동시에 액세스하도록 동작하지는 않는다.

동영상 압축 모듈(340), 정지 영상 압축 모듈(350) 및 그래픽 가속기 모듈(360)은 고속 버스(322)를 액세스할 경우에만 예를 들어 논리 1을 발생하고, 액세스하지 않을 경우에는 논리 0 신호를 발생할 수 있다.

도 4를 참조하면, 동영상 압축 모듈(340), 정지 영상 압축 모듈(350) 및 그래픽 가속기 모듈(360)에서 출력을 OR 게이트(342)에서 논리 합(OR) 연산하여 고속 버스(322)에 연결시킨다. 따라서, 별도의 중재기(arbiter) 없이도 동영상 압축 모듈(340), 정지 영상 압축 모듈(350) 및 그래픽 가속기 모듈(360)에서 고속 버스(322)를 액세스하는 것을 중재할 수 있다.

도 5를 참조하면, 먹스(MUX; 344)에서는 동영상 압축 모듈(340), 정지 영상 압축 모듈(350) 및 그래픽 가속기 모듈(360)의 출력을 입력받아 선택 신호에 응답하여 동영상 압축 모듈(340), 정지 영상 압축 모듈(350) 및 그래픽 가속기 모듈(360)의 출력들 중 하나만을 선택하여 고속 버스(322)에 연결시킨다.

따라서, 별도의 중재기(arbiter) 없이도 동영상 압축 모듈(340), 정지 영상 압축 모듈(350) 및 그래픽 가속기 모듈(360)에서 고속 버스(322)를 액세스하는 것을 중재할 수 있다.

선택 신호는 동영상 압축 모듈(340), 정지 영상 압축 모듈(350) 및 그래픽 가속기 모듈(360)이 동작 중인지 여부를 표시하는 플래그를 이용하여 생성할 수 있다. 또는 동영상 압축 모듈(340), 정지 영상 압축 모듈(350) 및 그래픽 가속기 모듈(360)의 동작 상태를 나타내는 플래그를 미리 레지스터에 저장한 후 선택 신호로 이용할 수도 있다.

도 6을 참조하면, 도 3의 이중 계층 버스 구조의 SOC 시스템에 FBUS 중재기(624)를 장착한다.

동영상 압축 모듈(340), 정지 영상 압축 모듈(350) 및 그래픽 가속기 모듈(360)에서 고속 버스(322) 액세스 요청(access request)을 하면 FBUS 중재기(624)에서 액세스 허가(access grant)를 함으로써 동영상 압축 모듈(340), 정지 영상 압축 모듈(350) 및 그래픽 가속기(360) 중 하나만이 고속 버스(322)를 액세스하도록 중재한다.

FBUS 중재기(624)를 사용한 경우에는 듀얼 마스터(300)는 저속 버스(312)를 액세스하는 경우와 마찬가지로 액세스 요청 신호를 이용함으로써 고속 버스(322)와 저속 버스(312)를 동일한 버스 인터페이스 신호를 사용하여 액세스할 수 있다.

상기 듀얼 마스터(300)는 소용량의 메모리 영역이 필요한 경우에는 고속 버스(322)를 액세스하여 고속 소용량 메모리(320)를 액세스하고, 대용량의 메모리 영역이 필요한 경우에는 저속 버스(312)를 액세스하여 대용량 메모리(390)를 액세스한다.

도 7은 본 발명의 일실시예에 따른 MPEG4 모듈에서의 버스 액세스 과정을 나타낸 순서도이다. 이하, 도 3의 동영상 압축 모듈이 MPEG4 코덱인 경우를 예로 들어 설명한다.

MPEG4 코덱은 먼저 카메라 인터페이스와 같은 영상 취득 모듈에서 수집한 대 용량의 영상 데이터를 전용 신호선을 통해서 직접 읽어들인후 동영상 압축 처리 및 움직임 보상 처리를 수행하는 과정에서 필요한 매크로블록 단위로 정렬된 데이터를 고속 버스(322)를 액세스하여 고속 소용량 메모리(320)에 저장한다. 또한, MPEG4 코덱은 상기 압축된 영상 비트 스트림을 저속 버스(312)를 액세스하여 대용량 메모리(390)에 저장한다.

도 7을 참조하면, MPEG4 압축 동작과정에서 입력되는 영상데이터에 대한 매크로블록 단위로 재정렬을 수행하는지 여부를 체크한다(S701).

매크로 블록 단위의 재정렬을 위한 메모리 공간은 수평해상도 ×2 ×16 바이트(byte) 정도의 메모리 공간이 필요하다. 따라서, 매크로블록 단위로 재정렬을 수행한 경우에는 고속 버스(322)를 액세스하여 고속 소용량 메모리(320)를 액세스하도록 한다(S703).

16 라인이 저장될 때마다, 고속 소용량 메모리(320)에 저장된 16 라인 영상 데이타로부터 16 ×16 블록을 형성하여 MPEG 표준에 의거한 압축을 수행한다.

상기 압축된 동영상 비트 스트림 유무를 체크하고(S701) 압축된 동영상의 비트 스트림(bitstream)은 대용량이기 때문에 동영상 비트 스트림인 경우에는 저속 버스(312)를 액세스하여 DRAM과 같은 대용량 메모리(390)에 저장한다(S707).

움직임 추정 동작이 수행되는지 여부를 체크한다(S701). 움직임 추정을 수행할 경우에는 최소한 한 프레임에 대응하는 영상을 저장해야 하므로 상기 SOC 시스템에 내장된 고속 소용량 메모리(320)인 SRAM의 용량에 따라서 고속 버스(322) 또는 저속 버스(312)를 액세스하도록 한다.

즉, 1 프레임의 영상 데이터가 고속 소용량 메모리(320)인 SRAM의 용량 이하인 경우에는 고속 버스(322)를 액세스하여 고속 소용량 메모리(320)에 저장한다(S703). 1 프레임의 영상 데이터가 고속 소용량 메모리(320)인 SRAM의 용량보다 큰 경우에는 저속 버스(312)를 액세스하여 대용량 메모리(390)에 저장한다(S707).

MPEG 코덱은 압축이 진행되는 동안, 압축에 사용할 16x16 블록 데이타는 SRAM과 같은 고속 소용량 메모리(320)를 통해서 생성하고, 압축된 결과는 DRAM과 같은 대용량 메모리(390)에 저장하는 동작을 동시에 수행할 수 있다.

MPEG 코덱은 정지 명령이 인가되었는지 판단하여(S713), 정지 명령이 인가되면 동작을 종료하고, 인가되지 않은 경우는 다시 S701 단계부터 반복한다.

도 8은 본 발명의 다른 실시예에 따른 JPEG 모듈에서의 버스 액세스 과정을 나타낸 순서도이다. 이하, 도 3의 동영상 압축 모듈이 JPEG 코덱인 경우를 예로 들어 설명한다.

JPEG 코덱은 먼저 카메라 인터페이스와 같은 영상 취득 모듈에서 수집한 대용량의 영상 데이터를 전용 신호선을 통해서 직접 읽어들인후 정지 영상 압축 처리를 수행하는 과정에서 필요한 소용량의 MCU 단위로 정렬하여 고속 버스(322)를 액세스하여 고속 소용량 메모리(320)에 저장한다. 또한, JPEG 코덱은 상기 압축된 영상 비트 스트림을 저속 버스(312)를 액세스하여 대용량 메모리(390)에 저장한다.

도 8을 참조하면, JPEG 압축 동작과정에서 입력되는 영상데이터에 대한 기준 블록인 MCU(Minimum Coded Unit) 단위로 재정렬을 수행하는지 여부를 체크한다(S801).

MCU 단위의 재정렬을 위한 메모리 공간은 수평해상도 ×2 ×8 바이트(byte) 정도의 메모리 공간이 필요하다. 따라서, MCU 단위로 재정렬을 수행한 경우에는 고속 버스(322)를 액세스하여 고속 소용량 메모리(320)를 액세스하도록 한다(S703).

이후, 8 라인이 저장될 때마다, 고속 소용량 메모리(320)에 저장된 8 라인 영상 데이타로부터 8 ×8 블록을 형성하여 JPEG 표준에 의거한 압축을 수행한다.

상기 압축된 정지 영상 비트 스트림 유무를 체크하고(S805), 압축된 정지 영상의 비트 스트림(bitstream)은 대용량이기 때문에 압축의 결과인 정지영상 비트 스트림인 경우에는 저속 버스(312)를 액세스하여 DRAM과 같은 대용량 메모리(390)에 저장한다(S807).

JPEG 코덱은 압축이 진행되는 동안, 압축에 사용할 8x8 블록 데이타는 SRAM과 같은 고속 소용량 메모리(320)를 통해서 생성하고, 압축된 결과는 DRAM과 같은 대용량 메모리(390)에 저장하는 동작을 동시에 수행할 수 있다.

JPEG 코덱은 정지 명령이 인가되었는지 판단하여(S809), 정지 명령이 인가되면 동작을 종료하고, 인가되지 않은 경우는 다시 S801 단계부터 반복한다.

JPEG 압축의 경우, JPEG은 입력되는 카메라 영상에 대한 기준 블록인 MCU(Minimum Coded Unit) 단위로 재정렬을 수행하며 이를 위한 메모리 공간은 수평해상도 ×2 ×8 바이트 정도의 메모리가 필요하므로 고속 버스(322)를 액세스하여 소용량 메모리(320)를 액세스하도록 한다.

압축된 정지 영상의 비트스트림은 대용량이기 때문에 저속 버스(312)를 액세스하여 대용량 메모리(390)를 액세스하도록 한다.

본 발명의 일실시예에 따른 사다리 구조의 이중 계층 버스 구조의 고속 버스(42)에 장착된 고속 소용량 메모리(320)인 SRAM의 용량은 듀얼 마스터가 버스에서 사용하고자 하는 최대 용량에 의해서 결정될 수 있다. 예를 들어, SRAM의 용량은 64KB, 128KB, 256KB 등이 될 수 있다. SRAM 용량은 SOC 시스템의 구현비용과 목표로 하는 SOC 시스템의 성능 사이에서 최적의 용량을 결정할 수 있다.

표 1은 종래 도 1의 단일 버스 구조와 본 발명의 일 실시예에 따른 사다리 구조의 이중 계층 버스 아키텍처에서 필요로 하는 DRAM 억세스 사이클 수의 요구량을 비교한 테이블이다.

	단일 계층 버스 구조	사다리 구조의 이중 계층 버스 구조
MPEG4	79.9 Mcycles/sec	47.6 Mcycles/sec
JPEG	33.0 Mcycles/sec	8.26 Mcycles/sec

장착된 대용량 메모리는 DRAM으로서, 32-bit를 가지고 버스트-4(burst-4)로 액세스하고, DRAM의 레이턴시(latency) L은 10으로 가정했다. 사다리 구조에서 SRAM은 64KB로 가정하였다.

MPEG4의 경우 MPEG4 인코더는 640 ×480의 VGA(Video Graphics Array) 해상도를 초당 30장으로 압축하고, MPEG4 표준 규격에 따른다고 가정했다.

먼저, MPEG4 압축(compression)의 경우를 살펴보면, 매크로 블록의 개수는 640 ×480 ×30 ÷ 256, 즉 36000이다. 매크로 블록 단위당 움직임 추정시의 읽기 동작시 48 ×16 bytes, 단위 매크로 블록당 움직임 보상시 2 ×9 ×9 bytes, 복원한 영상을 저장할 경우 단위 매크로 블록당 (16 ×16 + 2 ×8 ×8) bytes가 필요하 다. 32 비트 단위로 묶어서 L 이라는 레이턴시를 가지는 DRAM에 액세스할 경우 메모리 액세스 사이클 수는 48 ×(L+4) + 2 ×9 ×(L+3) + 16 ×(L+4) + 2 ×8 ×(L+2) cycles/매크로블록이며, L이 10인 경우 1322 cycles/매크로블록이 된다. 따라서, MPEG4 압축의 경우 총 DRAM 액세스 사이클 수는 36000 ×1322 = 47,592,000 cycles/sec ≒ 47.6 Mcycles/sec가 된다.

MPEG4의 스캔 컨버젼(scan conversion)의 경우를 살펴보면, 카메라에서 영상 데이터가 크로마 422 포맷 (chroma422 format)으로 입력될 경우 단위 프레임당 쓰기 동작시 640 ×480 ×2 bytes, 단위 프레임당 읽기 동작시 640 × 480 × 2bytes가 필요하다. 32 비트 단위로 묶어서 L이라는 latency를 가지는 DRAM에 액세스할 경우 메모리 cycles수는 480 × 80 × 2 × (L+4)이며, L이 10일 경우 1,075,200cycles/frame이 된다. 초당 30 프레임의 전체 DRAM 액세스 사이클 수는 30 ×1,075,200 = 32,256,000 cycles/sec ≒ 32.3 Mcycles/sec가 된다.

종래 단일 계층 버스 구조를 사용할 경우에는 MPEG4 모듈을 위해서 필요한 대역폭은 총 (47.6 + 32.3) Mcycles/sec = 79.9 Mcycles/sec이다.

상기에서 스캔 컨버젼은 고속 버스에서 이루어지고, 압축은 저속 버스에서 이루어지므로 본 발명의 일실시예에 따른 이중 계층 버스 구조의 저속 버스에서 MPEG4 모듈을 위해서 필요한 대역폭은 47.6 Mcycles/sec가 된다. 따라서, 종래 단일 계층 버스 구조를 사용할 경우에 비교할 때 79.9Mcycles/sec에서 47.6Mcycles/sec로 메모리 대역폭이 줄어들게 된다.

다음, JPEG의 경우 JPEG 인코더는 2048x1536 해상도의 영상을 초당 3 프레임 을 2:1(worst case)로 압축하는 경우를 가정했다.

JPEG 압축(compression)의 경우를 살펴보면, 단위 프레임당 쓰기 동작시 2048 ×1536 ×2 ÷ 2 bytes가 필요하다. 32 비트 단위로 묶어서 L 이라는 레이턴시를 가지는 DRAM에 액세스할 경우 메모리 액세스 사이클 수는 1536 ×128 ×(L+4)cycles/프레임이고, L이 10인 경우 2,752,512 cycles/프레임이 된다. 따라서, JPEG 압축의 경우 총 DRAM 액세스 사이클 수는 초당 3 프레임을 압축할 경우 3 × 2,752,512 cycles/sec ≒ 8.26 Mcycles/sec가 된다.

JPEG의 스캔 컨버젼(scan conversion)의 경우를 살펴보면, 카메라에서 영상 데이터가 크로마 422 포맷으로 입력될 경우 단위 프레임당 쓰기 동작시 2048 ×1536 ×2 bytes, 단위 프레임당 읽기 동작시 2048 × 1536 × 2bytes가 필요하다. 32 비트 단위로 묶어서 L이라는 latency를 가지는 DRAM에 액세스할 경우 메모리 cycles수는 1536 × 256 × 2 × (L+4) cycles/프레임이며, L이 10일 경우 11,010,048 cycles/frame이 된다. 초당 3 프레임의 전체 DRAM 액세스 사이클 수는 3 ×11,010,048 cycles/frame = 33,030,144 cycles/sec ≒ 33.0 Mcycles/sec가 된다.

종래 단일 계층 버스 구조를 사용할 경우에는 JPEG 모듈을 위해서 필요한 대역폭은 총 (8.26 + 33.0) Mcycles/sec =41.26 Mcycles/sec이다.

상기 JPEG에서 스캔 컨버젼은 고속 버스에서 이루어지고, 압축은 저속 버스에서 이루어지므로 본 발명의 일실시예에 따른 이중 계층 버스 구조의 저속 버스에서 JPEG 모듈을 위해서 필요한 대역폭은 8.26 Mcycles/sec가 된다. 따라서, 종래 단일 계층 버스 구조를 사용할 경우에 비교할 때 41.26 Mcycles/sec에서 8.26 Mcycles/sec로 메모리 대역폭이 줄어들게 된다.

표 1을 참조하면, 본 발명의 일실시예에 따른 사다리 구조의 버스 아키텍처를 가진 SOC 시스템에서는 64KB의 SRAM과 같은 고속 소용량 메모리를 장착함으로써, 종래 단일 계층 버스 구조를 사용하는 경우와 비교할 때 MPEG4의 경우 40.4%, JPEG의 경우, 79.9%의 메모리 대역폭을 감축할 수 있다.

상기와 같은 SOC 시스템의 이중 계층 버스 구조에 따르면, SRAM과 같은 고속 소용량 메모리와 DRAM과 같은 대용량 메모리를 사다리 구조의 이중 계층 버스 구조에 장착한다. 동영상 압축 모듈 및/또는 정지 영상 압축 모듈과 같은 멀티미디어 모듈은 먼저 카메라 인터페이스와 같은 영상 취득 모듈에서 수집한 영상 데이터를 저장하고 있는 대용량 메모리로부터 영상 데이터를 읽어들인다. 멀티미디어 모듈에서는 상기 읽어들인 영상 데이터를 이용하여 영상 압축 처리 및/또는 그래픽 처리를 수행하는 과정에서 필요한 소용량의 데이터를 고속 버스를 액세스하여 고속 소용량 메모리에 저장한다.

따라서, 멀티미디어 데이터를 처리하는 SOC 시스템의 메모리 대역폭 요구량을 절감시킴으로써 멀티미디어 데이터 처리를 효율적으로 수행할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이 다.

Claims

제1 버스 및 상기 제1 버스보다 고속으로 동작하는 제2 버스로 이루어진 이중 계층 버스 구조를 가진 시스템 온 칩 시스템에 있어서,

제1 메모리;

상기 제1 메모리보다 고속으로 동작하고 상기 제1 메모리보다 작은 용량을 가진 제2 메모리;

상기 제1 버스에만 결합되어 상기 제1 메모리와 제1 데이터를 송수신하는 적어도 하나의 제1 모듈;

상기 제1 버스와 상기 제1 메모리 사이에 결합되고, 상기 적어도 하나의 제1 모듈과 상기 제1 메모리간의 상기 제1 데이터 송수신을 제어하는 제1 메모리 컨트롤러;

상기 제1 버스 및 상기 제2 버스에 모두 결합되고, 전송할 제2 데이터의 크기와 상기 제2 메모리 용량에 기초하여 상기 제2 데이터를 상기 제1 버스를 액세스하여 상기 제1 메모리로 전송하거나 또는 상기 제2 버스를 액세스하여 상기 제2 메모리로 전송하는 적어도 하나의 제2 모듈; 및

상기 제2 버스와 상기 제2 메모리사이에 결합되어 상기 적어도 하나의 제2 모듈과 상기 제2 메모리간의 상기 제2 데이터 송수신을 제어하는 제2 메모리 컨트롤러를 포함하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제1항에 있어서, 상기 적어도 하나의 제1 모듈이 상기 제1 버스를 액세스할 경우 상호 액세스 충돌을 방지하도록 제어하는 제1 중재기를 더 포함하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제1항에 있어서, 상기 적어도 하나의 제2 모듈은 상기 제2 데이터의 크기가 상기 제2 메모리 용량 이하인 경우에는 상기 제2 버스를 액세스하여 상기 제2 데이터를 상기 제2 메모리로 제공하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제3항에 있어서, 상기 적어도 하나의 제2 모듈은 상기 제2 데이터의 크기가 상기 제2 메모리 용량보다 큰 경우에는 상기 제1 버스를 액세스하여 상기 제2 데이터를 상기 제1 메모리로 제공하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제4항에 있어서, 상기 적어도 하나의 제2 모듈 각각은 상기 제2 버스를 동시에 액세스하지 않도록 동작하는 복수의 모듈들을 포함하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제5항에 있어서, 상기 적어도 하나의 제2 모듈은 동영상 압축 모듈, 정지 영 상 압축 모듈 및 그래픽 가속기 모듈 중의 적어도 하나를 포함하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제6항에 있어서, 상기 적어도 하나의 제2 모듈로부터의 상기 제2 버스 액세스 요청에 응답하여 상기 적어도 하나의 제2 모듈 각각이 상기 제2 버스를 액세스하도록 제어하는 제2 중재기를 더 포함하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제6항에 있어서, 상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈의 동작 여부를 나타내는 신호를 선택신호로 사용하여 상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈 중의 하나를 상기 제2 버스로 연결시키는 먹스를 더 포함하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제6항에 있어서, 상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈은 상기 제2 버스를 액세스할 경우 논리 1 신호를 발생하고, 상기 제2 버스를 액세스하지 않을 경우에는 논리 0 신호를 발생하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제6항에 있어서, 상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가 속기 모듈의 출력을 입력받아 논리합 연산하여 상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈 중의 하나를 상기 제1 버스와 연결시키는 논리 OR 게이트를 더 포함하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제6항에 있어서, 상기 동영상 압축 모듈은 MPEG4 압축 모듈이며, 입력되는 영상에 대한 매크로블록 단위로 재정렬하는 동작을 수행할 경우에는 상기 제2 버스를 액세스하여 상기 제2 메모리를 참조하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제6항에 있어서, 상기 동영상 압축 모듈은 MPEG4 압축 모듈이며, 상기 MPEG4 압축 모듈은 움직임 추정 동작을 수행할 경우 한 프레임의 영상 데이터의 크기와 상기 제2 메모리 용량에 기초하여 상기 한 프레임의 영상 데이터를 상기 제1 버스를 액세스하여 상기 제1 메모리로 전송하거나 또는 상기 제2 버스를 액세스하여 상기 제2 메모리로 전송하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제6항에 있어서, 상기 동영상 압축 모듈은 MPEG4 압축 모듈이며, 상기 MPEG4 압축 모듈은 압축된 동영상 데이터의 비트 스트림을 상기 제1 버스를 액세스하여 상기 제1 메모리로 전송하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스 템 온 칩 시스템.
제6항에 있어서, 상기 정지영상 압축 모듈은 JPEG 압축 모듈이며, 상기 JPEG 압축 모듈은 입력되는 영상을 기준 블록인 MCU(Minimum Coded Unit) 단위로 재정렬하는 동작을 수행할 경우에는 상기 제2 버스를 액세스하여 상기 제2 메모리를 참조하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제6항에 있어서, 상기 정지영상 압축 모듈은 JPEG 압축 모듈이며, 상기 JPEG 압축 모듈은 압축된 정지 영상 데이터의 비트 스트림은 상기 제1 버스를 액세스하여 상기 제1 메모리로 전송하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제3항에 있어서, 상기 적어도 하나의 제1 모듈은 마이크로 프로세서 모듈, 외부로부터 영상을 취득하는 영상 취득 모듈 및 디스플레이 장치로 영상 데이터를 전송하는 디스플레이 컨트롤 모듈 중의 적어도 하나를 포함하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제1항에 있어서, 상기 제2 버스와 상기 제1 버스는 상호 독립적으로 동작하며, 상기 제2 버스와 상기 제1 버스간에는 상호 데이터 전송을 위한 경로가 존재하지 않는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
저속 버스와 고속 버스로 이루어진 이중 계층 버스 구조를 가진 시스템 온 칩 시스템에 있어서,

상기 저속 버스를 액세스하여 대용량 메모리와 제1 데이터를 송수신하는 적어도 하나의 제1 모듈; 및

상기 저속 버스 및 상기 고속 버스에 모두 결합되고, 전송할 제2 데이터의 크기와 고속 소용량 메모리의 용량에 기초하여 상기 전송할 제2 데이터를 상기 저속 버스를 액세스하여 상기 대용량 메모리로 전송하거나 또는 상기 고속 버스를 액세스하여 상기 고속 소용량 메모리로 전송하는 적어도 하나의 제2 모듈을 포함하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제18항에 있어서, 상기 저속 버스와 상기 고속 버스는 상호 독립적으로 동작하며, 상기 고속 버스와 상기 저속 버스간에는 상호 데이터 송수신을 위한 경로가 존재하지 않는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제18항에 있어서, 상기 적어도 하나의 제2 모듈은 상기 제2 데이터의 크기가 상기 고속 소용량 메모리 용량 이하인 경우에는 상기 제2 데이터를 상기 고속 버스를 액세스하여 상기 고속 소용량 메모리로 제공하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제20항에 있어서, 상기 적어도 하나의 제2 모듈은 상기 제2 데이터의 크기가 상기 고속 소용량 메모리 용량보다 큰 경우에는 상기 제2 데이터를 상기 저속 버스를 액세스하여 상기 대용량 메모리로 제공하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제18항에 있어서, 상기 적어도 하나의 제2 모듈은 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈 중의 적어도 하나를 포함하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제22항에 있어서, 상기 적어도 하나의 제1 모듈은 마이크로 프로세서 모듈, 외부로부터 영상을 취득하는 영상 취득 모듈 및 디스플레이 장치로 영상 데이터를 전송하는 디스플레이 컨트롤 모듈 중의 적어도 하나를 포함하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
저속 버스와 상기 저속 버스와 독립적으로 동작하는 고속 버스로 이루어진 이중 계층 버스 구조를 가진 시스템 온 칩 시스템에 있어서,

상기 저속 버스를 액세스하여 대용량 메모리를 참조하는 마이크로 프로세서 모듈, 원시 영상 데이터를 수집하는 영상 취득 모듈 및 디스플레이 장치로 제1 영상 데이터를 전송하는 디스플레이 컨트롤 모듈로 이루어진 제1 모듈;

상기 적어도 하나의 제1 모듈이 상기 제1 버스를 액세스할 경우 상호 액세스 충돌을 방지하도록 제어하는 제1 중재기;

상기 저속 버스 및 상기 고속 버스에 모두 결합되고, 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈로 이루어지며, 전송할 제2 영상 데이터의 크기와 고속 소용량 메모리의 용량에 기초하여 상기 저속 버스를 액세스하여 상기 대용량 메모리를 참조하거나 또는 상기 고속 버스를 액세스하여 상기 고속 소용량 메모리를 참조하는 제2 모듈을 포함하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제24항에 있어서, 상기 제2 모듈은 상기 제2 영상 데이터의 크기가 상기 고속 소용량 메모리 용량 이하인 경우에는 상기 제2 영상 데이터를 상기 고속 버스를 액세스하여 상기 제2 메모리로 제공하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제25항에 있어서, 상기 제2 모듈은 상기 제2 영상 데이터의 크기가 상기 고속 소용량 메모리 용량보다 큰 경우에는 상기 제2 영상 데이터를 상기 저속 버스를 액세스하여 상기 제1 메모리로 제공하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제26항에 있어서, 상기 제2 모듈 중의 하나로부터의 상기 고속 버스 액세스 요청에 응답하여 상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈 각각이 상기 고속 버스를 액세스하도록 제어하는 제2 중재기를 더 포함하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제26항에 있어서, 상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈의 동작 여부를 나타내는 신호를 선택신호로 사용하여 상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈 중의 하나를 상기 고속 버스로 연결시키는 먹스를 더 포함하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제26항에 있어서, 상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈은 상기 고속 버스를 액세스할 경우 논리 1 신호를 발생하고, 상기 고속 버스를 액세스하지 않을 경우에는 논리 0 신호를 발생하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
제29항에 있어서, 상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈의 출력을 입력받아 논리합 연산하여 상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈 중의 하나를 상기 고속 버스와 연결시키는 논리 OR 게이트를 더 포함하는 것을 특징으로 하는 이중 계층 버스 구조를 가진 시스템 온 칩 시스템.
시스템 온 칩 시스템의 이중 계층 버스 구조에 있어서,

제1 버스;

상기 제1 버스보다 고속으로 동작하는 제2 버스;

제1 메모리;

상기 제1 메모리보다 고속으로 동작하고 상기 제1 메모리보다 작은 용량을 가진 제2 메모리;

상기 제1 버스에만 결합되어 상기 제1 메모리와 제1 데이터를 송수신하는 적어도 하나의 제1 모듈;

상기 제1 버스와 상기 제1 메모리 사이에 결합되고, 상기 적어도 하나의 제1 모듈과 상기 제1 메모리간의 상기 제1 데이터 송수신을 제어하는 제1 메모리 컨트롤러;

상기 제1 버스 및 상기 제2 버스에 모두 결합되고, 전송할 제2 데이터의 크기와 상기 제2 메모리 용량에 기초하여 상기 제2 데이터를 상기 제1 버스를 액세스하여 상기 제1 메모리로 전송하거나 또는 상기 제2 버스를 액세스하여 상기 제2 메모리로 전송하는 적어도 하나의 제2 모듈; 및

상기 제2 버스와 상기 제2 메모리 사이에 결합되어 상기 적어도 하나의 제2 모듈과 상기 제2 메모리간의 상기 제2 데이터 전송을 제어하는 제2 메모리 컨트롤러를 포함하는 것을 특징으로 하는 시스템 온 칩 시스템의 이중 계층 버스 구조.
제31항에 있어서, 상기 제2 버스는 상기 제1 버스와 독립적으로 동작하는 것을 특징으로 하는 시스템 온 칩 시스템의 이중 계층 버스 구조.
제31항에 있어서, 상기 적어도 하나의 제2 모듈은 상기 제2 데이터의 크기가 상기 제2 메모리 용량 이하인 경우에는 상기 제2 데이터를 상기 제2 버스를 액세스하여 상기 제2 메모리로 제공하고, 상기 제2 데이터의 크기가 상기 제2 메모리 용량보다 큰 경우에는 상기 제2 데이터를 상기 제1 버스를 액세스하여 상기 제1 메모리로 제공하는 것을 특징으로 하는 시스템 온 칩 시스템의 이중 계층 버스 구조.
저속 버스와 상기 저속 버스보다 고속으로 동작하는 고속 버스로 이루어진 이중 계층 버스 구조를 가진 시스템 온 칩 시스템의 버스 액세스 방법에 있어서,

상기 저속 버스에만 결합된 적어도 하나의 제1 모듈에서 상기 저속 버스를 액세스하여 상기 저속 버스에 결합된 대용량 메모리와 제1 데이터를 송수신하는 단계;

상기 저속 버스 및 상기 고속 버스에 모두 결합된 적어도 하나의 제2 모듈에서 전송할 제2 데이터의 크기가 상기 고속 버스에 결합된 고속 소용량 메모리의 용량 이하인 경우에는 상기 고속 버스를 액세스하여 상기 고속 소용량 메모리로 상기 제2 데이터를 전송하는 단계; 및

상기 적어도 하나의 제2 모듈에서 상기 전송할 제2 데이터의 크기가 상기 고속 소용량 메모리의 용량보다 큰 경우에는 상기 저속 버스를 액세스하여 상기 대용 량 메모리로 상기 제2 데이터를 전송하는 단계를 포함하는 것을 특징으로 하는 시스템 온 칩 시스템의 버스 액세스 방법.
제34항에 있어서, 상기 제2 모듈은 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈을 포함하며, 상기 버스 액세스 방법은

상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈들로부터 상기 고속 버스 액세스 요청을 수신하는 단계; 및

상기 고속 버스 요청에 응답하여 상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈 중 하나만이 상기 고속 버스를 액세스하도록 제어하는 단계를 더 포함하는 것을 특징으로 하는 시스템 온 칩 시스템의 버스 액세스 방법.
제34항에 있어서, 상기 제2 모듈은 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈을 포함하며, 상기 버스 액세스 방법은

상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈의 동작 여부를 나타내는 신호를 선택신호로 사용하여 상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈 중의 하나를 상기 고속 버스로 연결시키는 단계를 더 포함하는 것을 특징으로 하는 시스템 온 칩 시스템의 버스 액세스 방법.
제34항에 있어서, 상기 제2 모듈은 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈을 포함하며, 상기 버스 액세스 방법은

상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈은 상기 고속 버스를 액세스할 경우 논리 1 신호를 발생하는 단계;

상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈은 상기 고속 버스를 액세스하지 않을 경우에는 논리 0 신호를 발생하는 단계;

상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈의 출력 신호를 입력받아 논리합 연산함으로써 상기 동영상 압축 모듈, 정지 영상 압축 모듈 및 그래픽 가속기 모듈 중의 하나를 상기 고속 버스로 연결시키는 단계를 더 포함하는 것을 특징으로 하는 시스템 온 칩 시스템의 버스 액세스 방법.
제34항에 있어서, 상기 저속 버스와 상기 고속 버스는 상호 독립적으로 동작하며, 상기 저속 버스와 상기 고속 버스간에는 상호 데이터 송수신을 위한 경로가 존재하지 않는 것을 특징으로 하는 시스템 온 칩 시스템의 버스 액세스 방법.