CN102017625A - 解码装置 - Google Patents

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CN102017625A CN200980114011XA CN200980114011A CN102017625A CN 102017625 A CN102017625 A CN 102017625A CN 200980114011X A CN200980114011X A CN 200980114011XA CN 200980114011 A CN200980114011 A CN 200980114011A CN 102017625 A CN102017625 A CN 102017625A
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秘蜜
蔡展鹏
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Abstract

提供在需要对外部存储器进行频繁访问的高级视频标准中，能够实时进行视频解码的解码装置。视频解码装置(100)包括进行像素的系数的解码、以及对外部存储器(110)写入重新构筑了的图像的硬件视频解码器(115)。另外，硬件视频解码器(115)包括：硬件引擎的管道(201)，由需要对外部存储器(110)的DMA读取访问或DMA写入访问，或者该两者的访问的多个硬件引擎构成；以及硬件视频解码器DMA控制器(200)，将来自多个硬件引擎的所有DMA访问仲裁为对DMA控制器(111)的一个DMA信道或多个DMA信道。

Description

解码装置
技术领域
本发明涉及进行高吞吐量的视频解码的解码装置，详细而言，涉及能够适用于视频解码和电子系统内的多个元件共享外部存储器的使用，并进行视频解码的电子系统的解码装置。
背景技术
数字视频解码系统，通常由核心处理器和硬件视频解码器构成。核心处理器在宏块级或其以上，根据情况，在硬件引擎的支援下，对基本视频比特流进行解析。在宏块级以上时，核心处理器解析例如序列头、条头(sliceheader)、图像头或宏块头。
核心处理器使用获得的信息，控制对像素的系数(pixel coefficients)进行解码的硬件视频解码器。硬件视频解码器通常由仅进行特定的解码功能的专用硬件引擎的管道构筑。作为这样的解码功能的例子，可列举可变长度解码、反量化、逆变换、动作补偿、帧内预测(intra prediction)、去块过滤器(deblockingfilter)。
这些硬件引擎中的几个引擎需要使用外部存储器。在视频解码系统中，在大部分的情况下，为了降低成本，这些引擎需要共享外部存储器。另外，通常也与更大的电子系统中的其他的元件(例如，主处理器、反多路复用处理器、核心处理器、显示器单元)共享该外部存储器。主处理器控制电子系统，反多路复用处理器将压缩后的比特流反多路复用为基本视频/语音比特流，显示器单元进行后处理，并输出解码了的图像。
电子系统具有按照优先顺序排列来自电子系统内的元件的DMA访问请求而进行仲裁的DMA(Direct Memory Access，直接内存访问)控制器。无论何时，DMA控制器都仅对DMA访问请求中的一个请求允许内存访问权。为了请求DMA访问、以及为了请求被允许后的其后的DMA事务，电子系统内的元件能够具有对DMA控制器的多个DMA访问信道。
在专利文献1中，记载了视频解码系统的动作方法。专利文献1中记载的视频解码系统，具有用于解码系统的各种各样的模块和系统存储器之间桥接的网桥(bridge)。该网桥提供将视频解码系统内的其他的所有模块连接的互连网络。另外，该网桥包含进行解码系统内的存储器(例如，被共享的解码器存储器、各个模块内的本地存储器单元)的处理的DMA引擎。网桥模块例示地包含非同步接口功能，支持解码系统和主存储器总线(main memory bus)之间不同的时钟频率(任一个时钟频率高于另一方)。
在专利文献1中记载的网桥模块采用连接到多个模块的复杂的设计，需要仲裁来自这些模块的多个DMA访问。在根据新的高级的视频标准进行编码的高分辨率的图像的情况下，难以保证实时的解码。特别是起因于动作时的电子系统的动态而DMA时延较大或有可能变化的条件下，适用于上述情形。
现有技术文献
专利文献
专利文献1：美国专利公开第2003/0185298号说明书
发明内容
发明需要解决的问题
然而，在这样的以往的视频解码系统中，DMA控制器难以按照优先顺序排列分别具有多个DMA访问信道的、来自电子系统内的元件的DMA访问请求而进行仲裁。以往，通过循环(round-robin)方式或对各个DMA请求分配优先级等一个或多个方式，进行DMA的仲裁。在这样的以往的方式中，无法对应逐渐增大的DMA访问需求变化、以及电子系统的动作中来自电子系统内的硬件引擎和除此以外的元件的DMA访问需求变化。
另外，由于被要求的压缩效率提高，所以多数高级的视频标准(H.264/AVC、SMPTE VC1、China AVS等)使用更多的可视化工具，为了存储中间的解码数据，这些可视化工具中的几个工具需要使用外部存储器。作为结果，对外部存储器的DMA访问信道之数增大，更难以高效率地按照优先顺序排列这些DMA请求。在起因于动作时的电子系统的动态而DMA时延较大或有可能变化时，更加难以满足被请求的实时的解码的吞吐量。
本发明的目的在于，提供在需要对外部存储器的频繁的访问的高级的视频标准中，能够实时进行视频解码的解码装置。
另外，本发明的另一个目的在于，提供能够减少被请求的芯片上存储(on-chip storage)的量，并能够降低成本的解码装置。
解决问题的方案
本发明的解码装置所采用的结构包括：外部存储器；DMA控制器，控制对所述外部存储器的DMA访问；以及多个元件，通过所述DMA控制器，共享所述外部存储器的使用，所述多个元件包括：硬件视频解码器，进行像素的系数的解码、以及对所述外部存储器写入重新构筑了的图像；以及核心处理器，根据从压缩了的视频比特流的解析所得的参数，控制所述硬件视频解码器。
发明的效果
根据本发明，通过具有进行像素的系数的解码和对外部存储器写入重新构筑了的图像的硬件视频解码器，能够使视频的解码中的对DMA控制器的DMA信道仅为一个或数个。由此，能够减少仲裁的信道之数，降低DMA控制器的复杂度。
另外，通过具有将来自多个硬件引擎的所有DMA访问，仲裁为对DMA控制器的一个DMA信道或多个DMA信道的视频解码器DMA控制器，能够进行高吞吐量的解码，不会起因于等待对数据进行DMA发送或对数据进行DMA输入而使硬件引擎的处理停止。
由此，在对被共享的外部存储器的DMA时延较大或有可能变化的环境中，容易达成实时的视频解码。
其结果，在需要对外部存储器的频繁的访问的高级的视频标准(H.264/AVC、SMPTE VC1、China AVS等)中，能够达成实时的视频解码。由于实时的视频解码，所以在使用更多的外部存储器的环境中，被请求的芯片上存储(on-chip storage)的量减少，能够降低成本。另外，通过减少需要仲裁的DMA信道之数，能够降低外部存储器的DMA控制器的复杂度。另外，在起因于动作时的电子系统的动态而使DMA时延较大且变化的条件下，能够进行实时的解码。
附图说明
图1是表示本发明实施方式的解码装置的结构的方框图。
图2是表示上述实施方式的解码装置的硬件视频解码器的结构的方框图。
图3是表示上述实施方式的解码装置的视频解码器DMA控制器、硬件引擎接口和DMA信道的结构的图。
标号说明
100解码装置
110外部存储器
111DMA控制器
112主处理器
113反多路复用处理器
114核心处理器
115硬件视频解码器
116显示器单元
201硬件引擎的管道
200、300视频解码器DMA控制器
202-1、202-2、...、202-N硬件引擎
303～306数据存储单元
307切换控制单元
313DMA发行单元
316来自硬件引擎的DMA请求的仲裁器
319DMA写入请求注册单元
具体实施方式
以下，参照附图，详细地说明本发明的实施方式。
(实施方式)
图1是表示本发明的一实施方式的视频解码装置的结构的方框图。本实施方式是将本发明适用于视频解码和电子系统内的多个元件共享外部存储器的使用，并在进行视频解码的电子系统中进行视频解码作业(task)的视频解码装置的例子。
在图1中，视频解码装置100所采用的结构包括：外部存储器110；DMA控制器111，控制对外部存储器110的DMA访问；以及多个元件(component)，通过DMA控制器111共享外部存储器110的使用。多个元件由主处理器112、反多路复用处理器113、核心处理器114、硬件视频解码器115、以及显示器单元116构成。
在DMA控制器111和硬件视频解码器115之间由DMA信道117连接，在DMA控制器111和显示器单元116之间由DMA信道118连接。另外，在外部存储器110和DMA控制器111之间由内存访问119连接。
DMA控制器111控制对外部存储器110的内存访问信道，无论何时，都能够仅使一个元件能够进行对外部存储器110的内存访问119。DMA控制器111交替地进行对外部存储器110的内存访问119，所以注册DMA访问请求，并将这些请求按照优先顺序排列而进行调度。
主处理器112提供系统整体的控制。
反多路复用处理器113将压缩后的比特流反多路复用为基本视频/语音比特流，并将其存储到外部存储器110中。
核心处理器114根据从压缩了的视频比特流的解析所得的参数，控制硬件视频解码器115。核心处理器114对基本视频流进行解析，并使用所得的信息，控制对像素的系数进行解码的硬件视频解码器115。
硬件视频解码器115进行像素的系数的解码、以及对外部存储器写入重新构筑了的图像。硬件视频解码器115具有硬件引擎的管道201(通过图2在后面叙述)，其以进行纹理解码(texture decoding)、以及将重新构筑的图像写入到外部存储器110中作为主要作业。通过显示器单元116读取并显示重新构筑了的图像。
显示器单元116显示解码了的图像。
上述的元件112～116需要一个以上用于访问外部存储器110的DMA信道118。
在硬件视频解码器115的内侧，存在需要对外部存储器110的内存访问119的多个硬件引擎。仅通过一个DMA信道117访问外部存储器110，所以在硬件视频解码器115的内侧对来自硬件引擎的所有DMA请求进行仲裁。
由此，与DMA控制器111无关而能够在硬件视频解码器115的内侧实施用于达成视频解码的高吞吐量的专用的仲裁/DMA方式。另外，由DMA控制器111进行了处理的DMA信道之数也降低，因此，DMA控制器111的复杂度降低。
图2是表示硬件视频解码器115的结构的方框图。
在图2中，硬件视频解码器115所采用的结构包括：视频解码的硬件引擎的管道201，由需要对外部存储器110的DMA读取访问或DMA写入访问，或者该两者的访问的多个硬件引擎构成；以及视频解码器DMA控制器200，将来自多个硬件引擎的所有DMA访问仲裁为对DMA控制器111的一个DMA信道或多个DMA信道。视频解码器DMA控制器200是硬件视频解码器的综合型DMA控制器。
硬件引擎的管道201包括：多个硬件引擎202-1、202-2、...、202-N，对压缩后的视频流201A进行处理。
多个硬件引擎202-1、202-2、...、202-N包括：DMA读取预先请求发行单元，向对应的各个DMA读取请求发行DMA读取预先请求，为了视频解码，处理对于当前的一连串的数据(chuck of data)的DMA读取请求，同时发行对于下一连串的数据的DMA读取预先请求。具体而言，多个硬件引擎202-1、202-2、...、202-N通过对视频解码器DMA控制器200的DMA写入请求接口205和206，发行DMA写入请求。在对应的DMA写入请求被允许后，写入数据通过DMA写入数据总线207和208被传输。
多个硬件引擎202-1、202-2、...、202-N通过对视频解码器DMA控制器200的DMA读取请求接口211和212，发行DMA读取请求。各个硬件引擎202-1、202-2、...、202-N需要在各个DMA读取请求之前，通过对视频解码器DMA控制器200的对应的DMA读取预先请求接口209和210，进行DMA读取预先请求。各个硬件引擎202-1、202-2、...、202-N在对应的DMA读取预先请求被处理后，进行该DMA读取请求。接着，各个硬件引擎202-1、202-2、...、202-N在DMA读取请求访问被允许后，从DMA读取数据总线213和214中读取数据。
视频解码器DMA控制器200能够进行来自压缩了的比特流201A的高吞吐量的视频解码。视频解码器DMA控制器200从硬件视频解码器内的硬件引擎201，通过DMA写入请求接口205和206收集处理DMA写入请求，并通过DMA读取预先请求接口209和210收集DMA读取预先请求，通过DMA信道215以串行方式传输这些请求。在通过DMA信道215传输DMA写入请求之前，与DMA写入请求对应的数据需要已从各个硬件引擎202-1、202-2、...、202-N转发给视频解码器DMA控制器200。
由此，视频解码器DMA控制器200在图1的DMA控制器111的控制下，能够以低时延(latency)进行通过DMA信道215的写入数据的传输转发和读取数据的输入转发。
图3是表示视频解码器DMA控制器300、其硬件引擎接口301和DMA信道302的结构的图。图3所示的视频解码器DMA控制器300能够适用于图2的视频解码器DMA控制器200。
在图3中，视频解码器DMA控制器300所采用的结构包括：数据存储单元303和304、切换控制单元307、DMA发行单元313、仲裁器316、以及DMA写入请求注册单元319。在图3中，在数据存储单元303和304通过视频解码器DMA控制器300被分配了时，分别以数据存储单元305和306表示。
数据存储单元303和304是用于缓冲DMA读取数据和DMA写入数据的两个相同的(双重的)数据存储单元。数据存储单元303和304能够在通过DMA控制器111进行的数据转发和通过硬件引擎的管道201进行的数据转发之间，动态地切换分配。
切换控制单元307在通过DMA控制器111进行的数据转发和通过硬件引擎的管道201进行的数据转发之间，切换两个数据存储单元303和304的使用。
具体而言，在指定了数的DMA读取预先请求被处理，而且DMA发行单元313内的所有DMA写入请求通过DMA控制器111被处理，指定了数的DMA写入请求被处理后，切换控制单元307切换两个数据存储单元303和304的使用。另外，在分配给通过硬件引擎的管道201进行的数据转发的、数据存储单元303和304中的与读取数据对应的所有DMA读取请求被处理后，切换控制单元307切换两个数据存储单元303和304的使用。
另外，切换控制单元307基于对请求DMA读取访问的硬件引擎处理一个宏块所需的读取数据的量，决定指定了数的DMA读取预先请求的条件而切换数据存储单元303和304，并且基于对请求DMA写入访问的硬件引擎处理一个宏块后的写入数据的量，决定指定了数的DMA写入请求的条件，切换数据存储单元303和304。
DMA发行单元313对来自硬件引擎202-1、202-2、...、202-N的受理了的DMA读取预先请求和从DMA写入请求注册单元319转发的已注册的DMA写入请求，发行对DMA控制器111的DMA请求。
仲裁器316是来自硬件引擎的DMA请求的仲裁器。仲裁器316将对分配给硬件引擎的管道的数据存储单元303和304的DMA读取请求和DMA写入请求进行仲裁。
DMA写入请求注册单元319注册DMA写入请求，在两个数据存储单元303和304被切换了的时刻，将注册后的DMA写入请求转发到DMA发行单元313。
接着，说明视频解码器DMA控制器300的动作。
在视频解码器DMA控制器300中，存在两个相同的数据存储单元303和304。无论何时，视频解码器DMA控制器300都对来自硬件引擎接口301的数据访问分配一方的数据存储单元305，并对来自DMA信道302的数据访问分配另一方的数据存储单元306。数据存储单元305和306是通过视频解码器DMA控制器300分配了的两个数据存储单元303和304中的一方和另一方。
在来自硬件引擎接口301的数据访问完成，并且来自DMA信道302的数据访问完成的时刻，视频解码器DMA控制器300在来自硬件引擎接口301的数据访问和来自DMA信道302的数据访问之间重新分配两个数据存储单元303和304。
切换控制单元307控制在来自硬件引擎接口301的数据访问和来自DMA信道302的数据访问之间何时切换数据存储单元303和304。
硬件引擎接口301包括：多个DMA读取预先请求接口308、多个DMA读取请求接口309、来自硬件引擎的多个DMA读取数据总线310、多个DMA写入请求接口311、以及多个DMA写入数据总线312。
需要对外部存储器110(图1)的读取访问的硬件引擎，使用多个DMA读取预先请求接口308、多个DMA读取请求接口309、多个DMA读取数据总线310、以及硬件引擎接口301。需要对外部存储器110(图1)的写入访问的硬件引擎，使用多个DMA写入请求接口311、多个DMA写入数据总线312、以及硬件引擎接口301。
视频解码器DMA控制器300将由硬件引擎通过多个DMA读取预先请求接口308发行的DMA读取预先请求，注册到DMA发行单元313中。然后，通过DMA命令/地址接口320，经由DMA信道302向图1中的DMA控制器111发行这些DMA读取预先请求。然后，通过读取数据总线315接收来自外部存储器110(图1)的读取数据，并将其存储到数据存储单元305和306中的一方的数据存储单元306中。在切换了数据存储单元306后，为了访问分配给来自硬件引擎接口301的数据访问的数据存储单元305中的数据，硬件引擎通过多个DMA读取请求接口309进行DMA读取请求。
在硬件引擎通过DMA写入请求接口进行DMA写入请求后，来自硬件引擎的DMA请求的仲裁器316对该请求进行仲裁。
每次来自硬件引擎的DMA读取请求或DMA写入请求被变换为对数据存储单元305和306的读取访问317或写入访问318时，来自硬件引擎的DMA请求的仲裁器316仲裁对数据存储单元305和306的读取访问和写入访问。
在来自硬件引擎的DMA写入请求被来自硬件引擎的DMA请求的仲裁器316允许了后，硬件引擎将对应的DMA写入数据转发到多个DMA写入数据总线312。
接着，DMA写入请求注册单元319注册处理后的DMA写入请求。在数据存储单元306被切换了的时刻，DMA写入请求注册单元319将已注册的所有写入请求传输到DMA发行单元313。
DMA发行单元313向DMA命令/地址接口320发行DMA写入命令和存储器地址。其后，通过写入数据总线314，传输来自分配给DMA信道302的数据存储单元306的数据。
假设在所有硬件引擎完成通过先前发行了的DMA读取预先请求而请求的所有数据的读取，所有硬件引擎完成特定的量的DMA写入数据的写入的时刻，从硬件引擎接口301对数据存储单元的数据访问已完成。假设在所有写入数据向DMA控制器111传输转发，特定之数的DMA读取预先请求被处理而这些读取数据从DMA控制器111输出转发的时刻，从DMA信道302对数据存储单元的数据访问已完成。
如以上详细地说明那样，根据本实施方式，视频解码装置100包括：外部存储器110；DMA控制器111，控制对外部存储器110的DMA访问；硬件视频解码器115，进行通过DMA控制器111共享外部存储器110的使用的像素的系数的解码、以及对外部存储器110写入重新构筑了的图像；以及核心处理器114，根据从压缩了的视频比特流的解析所得的参数，控制硬件视频解码器。通过具有上述硬件视频解码器115，能够使视频的解码中的对DMA控制器111的DMA信道仅为一个或数个。由此，仲裁的信道之数减少，能够降低DMA控制器111的复杂度。
另外，在本实施方式中，硬件视频解码器115包括：硬件引擎的管道201，由需要对外部存储器110的DMA读取访问或DMA写入访问，或者其两者访问的多个硬件引擎构成；以及视频解码器DMA控制器200，将来自多个硬件引擎的所有DMA访问仲裁为对DMA控制器111的一个DMA信道或多个DMA信道。另外，视频解码器DMA控制器200具有用于缓冲DMA读取数据和DMA写入数据的两个相同的数据存储单元303和304，从而能够同时进行DMA访问和视频解码。由此，在对被共享的外部存储器110的DMA时延较大或有可能变化的环境中，能够达成实时的视频解码。
也就是说，视频解码器DMA控制器300具有两个相同的数据存储单元303和304，从而无论何时，都为了从外部存储器110以及向外部存储器110转发数据，分配一方的数据存储单元，并为了从硬件引擎的管道201以及向硬件引擎的管道201转发数据，分配另一方的数据存储单元。由此，能够防止起因于等待对数据进行DMA传输或对数据进行DMA输入而使硬件引擎的处理停止，能够进行高吞吐量的解码。为了达成上述情形，硬件引擎需要将来自外部存储器110的数据预取(prefetch)到一方的数据存储单元中，其后，将这些数据读出到硬件引擎。将从硬件引擎进行DMA传输的数据写入到另一方的数据存储单元中，其后，将这些数据写入到外部存储器110中。由此，在DMA时延较大或有可能变化的环境中，能够进行实时的视频解码。
以上的说明为本发明的优选的实施方式的例证，但本发明的范围并不限定于此。
另外，在本实施方式中，为了方便说明，使用了视频解码装置的名称，但当然也可以为解码装置、以及数字视频解码系统等。
另外，构成上述解码装置的核心处理器、硬件视频解码器、动态主处理器的种类、其数量、以及连接方法等，还有数据存储单元的结构例等都不限于上述的实施方式。
2008年4月25日提交的特愿第2008-116174号的日本专利申请所包含的说明书、附图以及说明书摘要的公开内容全部引用在本申请。
工业实用性
本发明的解码装置适合于进行高吞吐量的视频解码的装置。另外，能够适用于视频解码和电子系统内的多个元件共享外部存储器的使用，并进行视频解码的电子系统。例如，能够在需要对外部存储器的频繁的访问的高级的视频标准(H.264/AVC、SMPTE VC1、China AVS等)中，达成实时的视频解码。

Claims (6)

1.解码装置，包括：
外部存储器；
直接内存访问控制器，控制对所述外部存储器的直接内存访问；以及
多个元件，通过所述直接内存访问控制器，共享所述外部存储器的使用，
所述多个元件包括：
硬件视频解码器，进行像素的系数的解码、以及对所述外部存储器写入重新构筑了的图像；以及
核心处理器，根据从压缩了的视频比特流的解析所得的参数，控制所述硬件视频解码器。
2.如权利要求1所述的解码装置，
所述多个元件还包括：
主处理器；
反多路复用处理器，将压缩了的比特流反多路复用为基本视频/语音比特流；以及/或者
显示器单元，显示进行了解码的图像。
3.如权利要求1所述的解码装置，
所述硬件视频解码器包括：
多个硬件引擎，需要对所述外部存储器的直接内存访问读取访问或直接内存访问写入访问，或者该两者的访问；以及
视频解码器直接内存访问控制器，将来自所述多个硬件引擎的所有直接内存访问仲裁为对所述直接内存访问控制器的一个直接内存访问信道或多个直接内存访问信道。
4.如权利要求3所述的解码装置，
所述硬件引擎包括：
直接内存访问读取预先请求发行单元，向对应的各个直接内存访问读取请求发行直接内存访问读取预先请求，为了视频解码，处理对于当前的一连串的数据的所述直接内存访问读取请求，并发行对于下一连串的数据的直接内存访问读取预先请求。
5.如权利要求3所述的解码装置，
所述硬件视频解码器的综合型直接内存访问控制器包括：
两个数据存储单元，缓冲直接内存访问读取数据和直接内存访问写入数据，并且能够在通过所述直接内存访问控制器进行的数据转发和通过所述硬件引擎的管道进行的数据转发之间动态地切换分配；
来自硬件引擎的直接内存访问请求的仲裁器，将分配给所述硬件引擎的管道的对数据存储单元的直接内存访问读取请求和直接内存访问写入请求进行仲裁；
直接内存访问写入请求注册单元，注册所述直接内存访问写入请求，在所述两个数据存储单元切换了的时刻，将所述注册了的直接内存访问写入请求转发到直接内存访问发行单元；
直接内存访问发行单元，对来自所述硬件引擎的受理了的直接内存访问读取预先请求、以及从所述直接内存访问写入请求注册单元转发的、已注册的直接内存访问写入请求，发行对所述直接内存访问控制器的直接内存访问请求；以及
切换控制单元，在通过所述直接内存访问控制器进行的数据转发和通过所述硬件引擎的管道进行的数据转发之间，切换所述两个数据存储单元的使用，
所述切换控制单元在指定了数的直接内存访问读取预先请求被处理，而且所述直接内存访问发行单元内的所有直接内存访问写入请求由所述直接内存访问控制器处理，并且指定了数的直接内存访问写入请求被处理，而且分配给通过所述硬件引擎的管道进行的数据转发的所述数据存储单元中的与读取数据对应的所有直接内存访问读取请求被处理后，切换所述两个数据存储单元的使用。
6.如权利要求5所述的解码装置，
所述切换控制单元基于对请求直接内存访问读取访问的硬件引擎处理一个宏块所需的读取数据的量，决定所述指定了数的直接内存访问读取预先请求的条件，从而切换所述数据存储单元，并且
基于对请求直接内存访问写入访问的硬件引擎处理了一个宏块后的写入数据的量，决定所述指定了数的直接内存访问写入请求的条件，从而切换所述数据存储单元。
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