KR20060062543A

KR20060062543A - 적층형 칩 커패시터

Info

Publication number: KR20060062543A
Application number: KR1020040101411A
Authority: KR
Inventors: 이병화; 심창훈; 황경남; 박동석; 박상수; 박민철
Original assignee: 삼성전기주식회사
Priority date: 2004-12-03
Filing date: 2004-12-03
Publication date: 2006-06-12
Also published as: JP2010141350A; JP4972175B2; US20060120018A1; JP2006165538A; CN1783376A; US7292430B2; JP4971626B2; CN1783376B; KR100714608B1

Abstract

보다 저감된 등가직렬 인덕턴스를 갖는 적층형 칩 커패시터를 개시한다. 본 발명에 따른 적층형 칩 커패시터는, 복수의 유전체층이 적층되어 형성된 커패시터 본체와; 상기 복수의 유전체층 상에 각각 형성되며, 각각 적어도 하나의 변에 적어도 하나의 관통홀을 갖는 복수의 제1 내부 전극 및 제2 내부 전극과; 리드부와, 비아 접촉부를 갖는 최하부 전극층과; 상기 관통홀의 내주면과 접촉하지 않도록 상기 관통홀을 통과하여 수직으로 연장되고, 각각은 상기 제1 및 제2 내부 전극 중 어느 일방에만 연결되고, 상기 비아 접촉부와 접하는 복수의 도전성 비아와; 상기 커패시터 본체의 외측면에 형성되어 상기 최하부 전극층의 리드부를 통해 상기 도전성 비아와 연결된 복수의 외부 단자 전극을 포함하고, 상기 제1 내부 전극에 연결된 도전성 비아는 제1 극성의 외부 단자 전극과 연결되고, 상기 제2 내부 전극에 연결된 도전성 비아는 제2 극성의 외부 단자 전극과 연결된다.

적층형 칩 커패시터, 등가직렬 인덕턴스

Description

적층형 칩 커패시터{Multi-layer Chip Capacitor}

도 1a는 종래의 적층형 칩 커패시터에서 채용되는 다수의 유전체층과 내부 전극 형상을 나타내는 분해 사시도이다.

도 1b는 종래의 적층형 칩 커패시터의 개략 사시도이다.

도 2는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 제1 내부 전극, 제2 내부 전극 및 최하부 전극을 나타내는 평면도이다.

도 3a는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터에서 채용되는 다수의 유전체층과 내부 전극 형상을 나타내는 분해 사시도이다.

도 3b는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 개략 사시도이다.

도 4a는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 제1 내부 전극, 제2 내부 전극 및 최하부 전극을 나타내는 평면도이다.

도 4b는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 개략 사시도이다.

도 5a는 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 제1 내부 전극, 제2 내부 전극 및 최하부 전극을 나타내는 평면도이다.

도 5b는 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 개략 사 시도이다.

<도면의 주요부분에 대한 부호의 설명>

12, 13, 14: 유전체층 22: 제1 내부 전극

23: 제2 내부 전극 22a, 23a: 도전성 비아층

32, 33: 최하부 전극층 32a, 33a: 비아 접촉부

32b, 33b: 리드부

본 발명은 적층형 칩 커패시터에 관한 것으로, 특히 고주파 회로에 사용하기에 적합하도록 저감된 등가직렬 인덕턴스(ESL)을 구현할 수 있는 적층형 칩 커패시터에 관한 것이다.

일반적으로 적층형 칩 커패시터(MLCC)는 세라믹 그린 시이트라고 부르는 복수개의 유전체층과 이 복수개의 유전체층 사이에 삽입된 내부 전극을 구비한다. 이러한 적층형 칩 커패시터는 크기가 소형이면서도 높은 정전 용량을 구현할 수 있고 기판상에 용이하게 실장될 수 있어, 다양한 전자장치의 용량성 부품으로 널리 사용되고 있다. 특히,적층형 칩 커패시터는 LSI 등의 전원회로에서 반도체 칩과 전원 사이에 접속된 디커플링 커패시터로 많이 사용되고 있다.

디커플링 커패시터로 사용되는 적층형 칩 커패시터는, 급격한 전류 변동의 억제와 전원회로의 안정화를 위해서, 보다 낮은 등가직렬 인덕턴스 값을 가져야한다. 이러한 요구는 전자장치의 고주파, 고전류화의 경향에 따라 더욱 증가되고 있다.

종래, 적층형 칩 커패시터의 ESL를 저감시키는 방안으로서, 미국특허 제5,880,925호에는 (+) 내부 전극과 (-) 내부 전극의 리드 구조를 서로 인접하여 깍지낀 형태의 배열(interdigitated arragement)로 배치시키는 방안이 제안되고 있다. 이러한 종래 실시형태의 일례로서, 도 1a 및 도 1b에는 다른 극성을 갖는 제1 내부 전극 및 제2 내부 전극의 인접한 리드가 서로 교대로 배열된 적층형 칩 커패시터가 도시되어 있다.

도 1a는 종래의 적층형 칩 커패시터에서 채용되는 다수의 유전체층과 내부 전극 형상을 나타내는 분해 사시도이고, 도 1b는 종래의 적층형 칩 커패시터의 개략 사시도이다. 도 1a를 참조하면, 흔히 세라믹 그린 시이트라고 불리는 복수의 유전체층(11a-11h) 각각에 제1 내부 전극(12) 또는 제2 내부 전극(13)이 형성되어 있다. 제1 내부 전극(12) 및 제2 내부 전극의 대향하는 두변에는 각각 2개의 리드(14, 15)가 형성되어 있다. 내부 전극(12, 13)이 형성되어 있는 유전체층(11a-11h)은 적층되어 커패시터 본체(도 1b의 참조번호 11 참조)를 형성한다. 이 커패시터 본체를 가압 및 소성 처리하고, 추가적으로 각 리드(14, 15)에 연결된 외부 단자 전극(16, 17)을 형성하여 적층형 칩 커패시터(10)를 완성한다.

여기서, 제1 내부 전극(12)의 리드(14)는 제2 내부 전극(13)의 리드(15)와 인접하여 깍지낀 배열로 배치되기 때문에, 인접한 내부 전극(12, 13)에서 전류 방 향이 화살표로 표시된 바와 같이 서로 반대방향이 된다. 따라서, 고주파 전류에 의하여 발생하는 자속이 부분적으로 서로 상쇄되어 결국 적층형 칩 커패시터가 갖는 ESL이 감소하게 된다.

그러나, 상기한 종래의 적층형 칩 커패시터에서는 ESL을 충분히 감소시키기가 어렵다. 즉, 리드가 교대로 배치되어 있으므로, 서로 반대되는 인덕턴스성분이 부분적일 수 밖에 없다. 또한, 내부 전극을 외부 단자 전극과 연결시키기 위해 각각의 내부 전극에는 리드가 형성되어 있기 때문에, 상기 리드 자체가 커패시터의 ESL을 크게 증가시키는 원인으로 작용한다.

본 발명은 상기한 문제점을 해결하기 위한 것으로서, 그 목적은 기생 인덕턴스인 ESL을 증가시키는 원인으로 작용하는 리드 자체를 제거하고 대신에 비아 구조를 통해 동일 극성의 내부 전극을 연결시킴으로써, 기생 인덕턴스를 더욱 저감시킬 수 있는 적층형 칩 커패시터를 제공하는 데에 있다.

상술한 기술적 과제를 달성하기 위하여, 본 발명에 따른 적층형 칩 커패시터는, 복수의 유전체층이 적층되어 형성된 커패시터 본체와; 상기 복수의 유전체층 상에 각각 형성되며, 각각 적어도 하나의 변에 적어도 하나의 관통홀을 갖는 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 유전체층의 일측단을 향해 연장된 리드부와 비아 접촉부를 갖는 최하부 전극층과; 상기 관통홀의 내주면과 접촉하지 않도록 상기 관통홀을 통과하여 수직으로 연장되고, 각각은 상기 제1 및 제2 내부 전 극 중 어느 일방에만 연결되고, 상기 비아 접촉부와 접하는 복수의 도전성 비아와; 상기 커패시터 본체의 외측면에 형성되어 상기 최하부 전극층의 리드부를 통해 상기 도전성 비아와 연결된 복수의 외부 단자 전극을 포함하고, 상기 제1 내부 전극에 연결된 도전성 비아는 제1 극성의 외부 단자 전극과 연결되고 상기 제2 내부 전극에 연결된 도전성 비아는 제2 극성의 외부 단자 전극과 연결된다.

본 발명의 구체적인 실시형태에서, 상기 제1 내부 전극 및 제2 내부 전극 각각은 대향하는 두 변에 각각 동일한 수의 관통홀을 가지며, 상기 제1 내부 전극의 관통홀은 상기 제2 내부 전극의 관통홀과 인접하여 교대로 배치될 수 있다. 또한, 바람직하게는, 상기 제1 내부 전극 및 제2 내부 전극 각각은 대향하는 두 변에 총 4개의 관통홀을 가질 수 있다.

본 발명의 다른 실시형태에서는, 상기 제1 내부 전극 및 제2 내부 전극 각각은 3변에 각각 동일한 수의 관통홀을 가지며, 상기 제1 내부 전극의 관통홀은 상기 제2 내부 전극의 관통홀과 인접하여 교대로 배치될 수 있다. 이 경우, 관통홀을 갖는 상기 제1 내부 전극의 상기 3변 중 1변은, 관통홀을 갖는 상기 제2 내부 전극의 상기 3변 중 1변과 서로 대향하도록 배치될 수 있다. 또한, 상기 3변이 갖는 총 관통홀의 수는 5개일 수 있다. 예를 들어, 상기 3변 중 2변은 각 변마다 2개씩의 관통홀을 갖고 나머지 1변은 1개의 관통홀을 가질 수 있다.

본 발명의 또 다른 실시형태에서는, 상기 제1 내부 전극 및 제2 내부 전극 각각은 4변에 각각 동일한 수의 관통홀을 가지며, 상기 제1 내부 전극의 관통홀은 상기 제2 내부 전극의 관통홀과 인접하여 교대로 배치될 수 있다. 이 경우, 상기 4변이 갖는 총 관통홀의 수는 6개일 수 있다. 예를 들어, 상기 4변중 대향하는 2개변은 각 변마다 2개씩의 관통홀을 갖고 나머지 대향하는 2변은 각 변마다 1개의 관통홀을 가질 수 있다.

본 발명에 따르면, 상기 적층형 칩 커패시터의 외부 단자 전극은 총 8개일 수 있다. 이 경우 상기 커패시터 본체의 서로 대향하는 2개의 측면 상에 각 면마다 4개씩의 외부 단자 전극이 형성될 수 있다.

다른 방안으로서, 상기 적층형 칩 커패시터의 외부 단자 전극은 총 10개 일 수 있다. 이 경우 상기 커패시터 본체의 서로 대향하는 2개의 측면 상에 각 면마다 4개씩의 외부 단자 전극이 형성되고, 서로 대향하는 나머지 다른 2개의 측면 상에 각 면마다 1개씩의 외부 단자 전극이 형성될 수 있다.

또 다른 방안으로서, 상기 적층형 칩 커패시터의 외부 단자 전극은 총 12개일 수 있다. 이 경우 상기 커패시터 본체의 서로 대향하는 2개의 측면 상에 각 면마다 4개씩의 외부 단자 전극이 형성되고, 서로 대향하는 나머지 다른 2개의 측면 상에 각 면마다 2개씩의 외부 단자 전극이 형성될 수 있다.

본 발명의 일 실시형태에 따르면, 상기 적층형 칩 커패시터는 상기 최하부 전극층과 동일한 전극 패턴을 갖는 최상부 전극층을 더 포함할 수 있다. 이 경우, 상기 최상부 전극층은 상기 도전성 비아와 접촉하는 비아 접촉부와, 외부 단자 전극과 연결되는 리드부를 구비한다. 따라서, 상기 도전성 비아는 최하부 전극층 및 최상부 전극층의 비아 접촉부와 접하여 리드부를 통해 외부 단자 전극과 연결될 수 있다.

본 발명에 따르면, 내부 전극에 리드를 형성하여 내부 전극과 외부 단자 전극을 연결하는 대신에, 관통홀과 도전성 비아를 사용하여 동일 극성을 갖는 내부 전극들을 전기적으로 연결하고 최하부 전극층의 리드부를 이용하여 상기 도전성 비아를 외부 단자 전극과 연결시킨다. 이에 따라 내부 전극은 리드를 구비할 필요가 없게 되어 리드 자체로 인한 기생 인덕턴스를 완전히 제거할 수 있게 된다. 또한, 수직으로 연장된 도전성 비아에 의해서는 기생 인덕턴스가 거의 발생되지 않으며, 상기 비아에 의해 소량의 기생 인덕턴스가 발생하더라도, 서로 다른 극성을 갖는 도전성 비아를 서로 인접하여 교대로 배치시킴으로써 상기 소량의 기생 인덕턴스를 상쇄시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

도 2는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 제1 내부 전극, 제2 내부 전극 및 최하부 전극을 나타내는 평면도이다. 도 2를 참조하면, 2개의 유전체층(12, 13) 상에 각각 제1 내부 전극(22)과 제2 내부 전극(23)이 형성되어 있다. 이 내부 전극들(22, 23)은 유전체층(12, 13) 상에 도전성 페이스트 물질을 스크린 프린트하여 형성될 수 있다. 상기 2개의 유전체층(12, 13)은, 적층형 칩 커패시터의 본체를 구성하는 복수의 유전체층들 중 인접한 2개의 유전체층으로 이해될 수 있다. 적층형 칩 커패시터의 본체의 전체 구조를 형성하기 위해서는 상기 2개의 유전체층(12, 13)이 교대로 여러번 반복하여 적층된다.

도 2에 도시된 바와 같이, 내부 전극들(22, 23)은 리드 구조를 갖지 않는다. 대신에, 내부 전극(22, 23)의 대향하는 2변에는 각 변마다 2개씩의 관통홀이 형성되어 있다. 제1 내부 전극(22)에 형성된 관통홀은 제2 내부 전극(23)에 형성된 관통홀과 인접하여 교대로 배열된다. 즉, 제2 내부 전극의 관통홀은 제1 내부 전극의 관통홀으로부터 소정 거리만큼 이격되어 배치됨으로써 제1 내부 전극의 관통홀이 제2 내부 전극의 관통홀과 정렬되지 않도록 한다. 이 관통홀 내에는 유전체층을 관통하는 도전성 비아층(22a, 23a)이 형성되어 있다. 내부 전극이 형성된 유전체층(12, 13)이 교대로 적층되어 커패시터 본체를 형성할 때, 이 도전성 비아층(22a, 23a)은 전체 유전체층(12, 13)을 통해 수직으로 연장된 도전성 비아를 이룬다. 상기 도전성 비아층(22a, 23a)는 상기 내부 전극(12, 13)에 형성된 관통홀의 내주면 에는 접촉하지 않는다는 점에 유의하여야 한다.

예컨대, 제1 내부 전극(22)의 도전성 비아층(22a)은 제1 내부 전극(12)과는 접촉하지 않고, 제2 내부 전극(23)의 전극면과 접촉한다. 또한, 도전성 비아층(22a)과 접촉하는 제2 내부 전극(23)의 전극면 부분에는 유전체층(13)을 관통하는 도전성 비아층(미도시)이 형성되어 있어 결국 모든 유전체층(12, 13)을 관통하여 수직으로 연장된 도전성 비아가 존재하게 된다. 따라서, 제1 내부 전극(22)의 관통홀(22a)을 통과하는 도전성 비아는 제1 내부 전극(22)과는 연결되지 않지만 모든 제2 내부 전극(22)과는 연결된다. 마찬가지로, 제2 내부 전극(23)의 관통홀(23a)을 통과하는 도전성 비아는 모든 제1 내부 전극(22)에만 연결된다.

본 발명에 따르면, 적층형 칩 커패시터는 제1 내부 전극(22)과 제2 내부 전극(23)이외에, 도전성 비아를 외부 단자 전극에 연결시키기 위한 최하부 전극층(32, 33)을 더 구비한다. 즉, 도 2에 도시된 바와 같이, 유전체층(14) 상에 도전성의 비아 접촉부(32a, 33a)와 리드부(32b, 33b)를 포함하는 최하부 전극층(32, 33)이 맨 아래 내부 전극의 밑에 배치된다. 이 최하부 전극층(32, 33)의 비아 접촉부(32a, 33a)는 각각 제1 내부 전극(22) 및 제2 내부 전극(23)과 연결된 도전성 비아와 접촉한다. 이와 함께 비아 접촉부(32a, 33a)는 각각 리드부(32b, 33b)를 통해 외부의 단자 전극(도 3b의 참조번호 26 및 27 참조)과 연결된다.

도 3a는 상기 유전체층(12, 13, 14), 내부 전극(22, 23) 및 최하부 전극층(32, 33)의 형상을 나타내는 분해 사시도이다. 도 3a에 도시된 바와 같이, 관통홀이 각각 형성된 복수의 제1 내부 전극(12)과 제2 내부 전극(13)이 교대로 배열되어 적층된다. 각 관통홀 내부에는 그 관통홀의 내주면과 접촉하지 않는 도전성 비아층(22a, 23a)이 형성되어 있다. 각각의 도전성 비아층(예컨대, 22a)은 각각의 유전체(12)층을 관통하여 인접한 내부 전극(13)의 전극면과 접촉한다. 도전성 비아층(22a)과 접촉하는 내부 전극(13)의 전극면 부분에는 유전체층(13)을 관통하는 도전성 비아층(미도시)이 또한 형성되어 있다. 따라서, 전체적으로 모든 유전체층(12, 13)을 관통하여 수직으로 연장된 도전성 비아가 형성된다.

이 도전성 비아는 맨 아래에 위치하는 전극인 최하부 전극층(32, 33)의 비아 접촉부(32a, 33a)와 접촉한다. 또한, 최하부 전극층(32, 33)의 리드부(32b, 33b)를 통해 도전성 비아는 외부 단자 전극으로 연결된다. 제1 내부 전극(22)의 관통홀은 제2 내부 전극(23)의 관통홀과 인접하여 교대로 배치되기 때문에, 각각의 도전성 비아는 제1 내부 전극과 제2 내부 전극중 어느 일방에만 연결된다. 복수의 제1 내부 전극(22)과 이와 연결된 도전성 비아 및 외부 단자 전극은 하나의 극성(예컨대, (+) 극성)을 나타내며, 복수의 제2 내부 전극(23)과 이와 연결된 도전성 비아 및 외부 단자 전극은 다른 극성(예컨대, (-) 극성)을 나타낸다. 따라서, 내부 전극(22, 23)에는 종래의 리드가 별도로 존재하지 않으며, 도전성 비아를 통해 동일 극성의 내부 전극끼리 연결된다. 또한, 최하부 전극층(32, 33)의 비아 접촉부(32a, 33a) 및 리드부(32b, 33b)과 도전성 비아를 통해, 상기 동일 극성의 내부 전극은 동일 극성의 외부 단자 전극과 연결된다. 이에 따라 다수의 커패시터가 병렬로 연결된 적층형 칩 커패시터를 이루게 된다. 본 실시형태에 따르면, ESL을 증가시키는 원인으로 작용하는 각 내부 전극의 리드를 제거함으로써 보다 감소된 기생 인덕턴 스를 구현할 수 있게 된다. 또한, 제1 내부 전극의 관통홀을 제2 내부 전극의 관통홀과 인접하여 교대로 배치하여 서로 다른 극성을 갖는 도전성 비아가 서로 인접하여 교대로 배치됨으로써 기생 인덕턴스를 더욱 감소시킬 수 있게 된다.

도 3b는 본 발명의 일 실시형태에 따른 적층형 칩 커패시터의 개략 사시도이다. 도 3b에 도시된 커패시터(20)는, 예를 들어, 도 3a에 도시된 전극 구조(22, 23, 32, 33)가 형성된 유전체층들(12, 13, 14)을 적층한 후 이 적층물을 가압 및 소성하고 외부 전극 단자를 형성함으로써 제조될 수 있다. 도 3b를 참조하면, 도 3a에 도시된 내부 전극(22, 23) 및 최하부 전극층(32, 33)이 형성된 유전체층(12, 13, 14)이 적층되어 커패시터 본체(21)를 형성한다. 또한, 커패시터 본체(21)의 외측면에는, 최하부 전극층(32, 33)의 리드부(32b, 33b)에 연결된 외부 단자 전극(26, 27)이 형성되어 있다. 이에 따라, 도 3b에 도시된 바와 같은 저ESL 특성을 갖는 적층형 칩 커패시터(20)가 완성된다.

여기서, 모든 제1 내부 전극(도 3a의 참조번호 22 참조)을 연결시키는 도전성 비아는 최하부 전극층의 비아 접촉부(32a) 및 리드부(32b)를 통해 외부 단자 전극(26)으로 연결됨으로써 모든 4개의 외부 전극(26)은 하나의 동일 극성을 갖게 된다. 마찬가지로, 모든 제2 내부 전극(23)을 연결시키는 도전성 비아는 최하부 전극층의 비아 접촉부(33a) 및 리드부(33b)를 통해 외부 전극(27)으로 연결됨으로써 모든 4개의 외부 전극(27)은 다른 동일 극성을 갖게 된다. 결국, 본 실시형태에 따르면, 4개의 (+)극성 외부 단자 전극과 4개의 (-)극성 외부 단자를 갖는 8 단자 적층형 칩 커패시터(20)가 제조된다.

전술한 실시형태에서는 도전성 비아와 연결된 비아 접촉부와 리드부를 최하부 전극층에만 형성하였다. 그러나, 다른 방안으로서, 최하부 전극층과 동일한 전극 패턴을 갖는 최상부 전극층이 더 제공될 수도 있다. 즉, 최상부에 위치하는 내부 전극 바로 위에 최상부 전극층(미도시)이 형성된 유전체층을 더 적층할 수 있다. 이 때, 최상부 전극층은 최하부 전극층과 마찬가지로 도전성 비아와 접촉하는 비아 접촉부와 리드부를 구비할 수 있다. 최상부 전극층의 리드부는 외부 단자 전극(26, 27)과 연결된다. 이에 따라, 최상부 전극층과 최하부 전극층 사이에는 도전성 비아에 의해 동일 극성끼리 연결된 내부 전극이 위치하며, 도전성 비아들은 최상부 전극층 및 최하부 전극층의 리드부에 의해 외부 전극과 연결된다.

도 4a는 본 발명의 다른 실시형태에 따른 적층형 칩 커패시터의 제1 내부 전극, 제2 내부 전극 및 최하부 전극을 나타내는 평면도이다. 도 4a에 도시된 실시형태에서는, 각각의 내부 전극(42, 43)은 서로 대향하는 2변이외에 제3변에도 관통홀이 각각 1개 더 형성되어 있다. 따라서, 본 실시형태에서는 도 2를 참조하여 설명한 실시형태보다 도전성 비아가 2개 더 제공되며, 이에 따라 외부 단자 전극도 2개 더 제공된다.

도 4a를 참조하면, 관통홀을 갖는 제1 내부 전극(42) 및 제2 내부 전극(43)이 유전체층(12, 13) 상에 각각 형성되어 있다. 관통홀은 각 내부 전극의 3변에 형성되어 있다. 각 내부 전극(42, 43)의 대향하는 2변에는 각 변당 2개의 관통홀이 형성되어 있고 제3변에는 1개의 관통홀이 형성되어 있다. 또한, 제1 내부 전극(42) 의 관통홀은 제2 내부 전극(43)의 관통홀에 인접하여 교대로 배치된다. 제1 내부 전극(42)의 관통홀 내부에는 이 관통홀의 내주면과 접촉하지 않는 도전성 비아층(42a)이 형성되어 있다. 이 도전성 비아층(42a)은 유전체층(12)을 관통하여 인접한 제2 내부 전극(13)의 전극면과 접촉한다. 도전성 비아층(42a)은 수직으로 연장되어 제1 극성의 도전성 비아를 이루며, 이 도전성 비아는 제2 내부 전극(13)에만 연결된다. 마찬가지의 방식으로, 다른 극성의 도전성 비아층(43a)은 수직으로 연장된 제2 극성의 도전성 비아를 이루며, 이 도전성 비아는 제1 내부 전극(12)에만 연결된다. 이러한 도전성 비아들은, 유전체층(14) 상에 형성된 최하부 전극층(52, 53)의 비아 접촉부(52a, 53a)에 접촉되고, 리드부(52b, 53b)를 통해 외부 단자 전극(도 4b의 참조번호 46 및 47 참조)에 연결된다.

도 4b는 도 4a의 각 전극(42, 43, 52, 53)이 형성된 유전체층(12, 13, 14)들을 적층하여 제조한 적층형 칩 커패시터(40)를 나타내는 개략 사시도이다. 도 4b에 도시된 바와 같이, 커패시터 본체(41)에는 10개의 외부 단자 전극(46, 47)이 형성되어 있다. 일 극성을 나타내는 외부 단자 전극(46)은 도 4a의 최하부 전극층의 일 리드부(52b)와 연결되고, 다른 극성을 나타내는 외부 단자 전극(47)은 도 4a의 최하부 전극층의 다른 리드부(53b)와 연결된다. 이에 따라, 5개의 (+)극성 외부 단자 전극과 5개의 (-)극성 외부 단자 전극을 구비하는 10단자 적층형 칩 커패시터(40)가 제조된다. 본 실시형태에 따르면, 전술한 실시형태와 마찬가지로 각 내부 전극의 리드를 제거함으로써 보다 감소된 기생 인덕턴스를 구현할 수 있게 된다. 또한, 서로 다른 극성을 갖는 도전성 비아가 서로 인접하여 교대로 배치됨으로써 기생 인 덕턴스를 더욱 감소시킬 수 있게 된다. 본 실시형태의 10단자 적층형 칩 커패시터에서도, 전술한 바와 같이 최하부 전극층과 동일한 전극 패턴을 갖는 최상부 전극층이 더 제공될 수도 있다.

도 5a는 본 발명의 또 다른 실시형태에 따른 적층형 칩 커패시터의 제1 내부 전극, 제2 내부 전극 및 최하부 전극을 나타내는 평면도이다. 도 5a를 참조하면, 유전체층(12, 13) 상의 제1 내부 전극(62) 및 제2 내부 전극(63)은 각각 4개의 모든 변에 관통홀(62a, 63a)이 형성되어 있다. 구체적으로는, 각각의 내부 전극(62, 63)의 서로 대향하는 2개 변에는 각 변마다 2개씩의 관통홀이 형성되어 있고, 나머지 2변에는 각 변마다 1개씩의 관통홀이 형성되어 있다. 따라서, 본 실시형태에서는 도 2를 참조하여 설명한 실시형태보다 도전성 비아가 4개 더 제공된다. 이에 따라 외부 단자 전극도 4개 더 제공되어 12단자의 적층형 칩 커패시터가 구현된다.

전술한 실시형태에서와 마찬가지로, 일 극성의 내부 전극(62 또는 63)의 관통홀 내부에는 관통홀의 내주면과 접촉하지 않는 도전성 비아층(62a 또는 63a)이 형성되어 있다. 이 도전성 비아층(62a 또는 63a)은 유전체층(12 또는 13)을 관통하여 인접한 다른 극성의 내부 전극(13 또는 12)의 전극면과 접촉한다. 이러한 도전성 비아층(62a, 63a)은 수직으로 연장되어 도전성 비아를 이룬다. 각각의 도전성 비아는 동일 극성의 내부 전극에만 연결되어 있으며, 유전체층(14) 상에 형성된 최하부 전극층(72, 73)의 비아 접촉부(72a, 73a)에 접촉된다. 비아 접촉부(72a, 73a)에 접촉된 각각의 도전성 비아는 리드부(72b, 73b)를 통해 외부 단자 전극(도 5b의 참조번호 66 및 67 참조)에 연결된다.

도 5b는 도 5a의 각 전극이 형성된 유전체층(12, 13, 14)들을 적층하여 제조한 적층형 칩 커패시터(60)를 나타내는 개략 사시도이다. 도 5b에 도시된 바와 같이, 커패시터 본체(61)에는 12개의 외부 단자 전극(66, 67)이 형성되어 있다. 외부 단자 전극들(66)은 예컨대 (+)극성의 외부 단자를 이루고, 다른 외부 단자 전극들(67)은 (-)극성을 나타낸다. 본 실시형태에서도, 전술한 실시형태들과 같이 각각의 내부 전극은 리드 갖지 않는다. 또한, 서로 다른 극성의 도전성 비아가 서로 인접하여 교대로 배치됨으로써 비아를 통해 흐르는 자속이 서로 상쇄된다.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다. 예를 들어, 각각의 내부 전극에 형성되어 있는 관통홀의 갯수와 위치는 전술한 실시형태와 다를 수 있다. 또한, 적층형 칩 커패시터의 외부 단자 전극의 수는 전술한 실시형태들의 외부 단자 전극 수보다 더 크거나 작을 수 있다.

이상 설명한 바와 같이 본 발명에 따르면, 각 내부 전극은 리드 갖지 않는다. 대신에 동일 극성의 내부 전극을 연결하는 도전성 비아와, 도전성 비아를 외부 단자 전극으로 연결시키는 최하부 전극층이 제공된다. 따라서, 내부 전극의 리드에 기인하는 기생 인덕턴스를 제거할 수 있게 된다. 또한, 서로 다른 극성의 도전성 비아가 서로 인접하여 교대로 배치됨으로써 비아를 통해 흐르는 자속이 서로 상쇄되어 기생 인덕턴스를 더욱 감소시킬 수 있다. 결국, 저감된 ESL을 갖는 적층형 칩 커패시터를 구현할 수 있게 된다.

Claims

복수의 유전체층이 적층되어 형성된 커패시터 본체;

상기 복수의 유전체층 상에 각각 형성되며, 각각 적어도 하나의 변에 적어도 하나의 관통홀을 갖는 복수의 제1 내부 전극 및 제2 내부 전극;

상기 유전체층의 일측단을 향해 연장된 리드부와, 비아 접촉부를 갖는 최하부 전극층;

상기 관통홀의 내주면과 접촉하지 않도록 상기 관통홀을 통과하여 수직으로 연장되고, 각각은 상기 제1 및 제2 내부 전극 중 어느 일방에만 연결되고, 상기 비아 접촉부와 접하는 복수의 도전성 비아; 및

상기 커패시터 본체의 외측면에 형성되어 상기 최하부 전극층의 리드부를 통해 상기 도전성 비아와 연결된 복수의 외부 단자 전극을 포함하고,

상기 제1 내부 전극에 연결된 도전성 비아는 제1 극성의 외부 단자 전극과 연결되고, 상기 제2 내부 전극에 연결된 도전성 비아는 제2 극성의 외부 단자 전극과 연결되는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제1 내부 전극 및 제2 내부 전극 각각은 대향하는 두 변에 각각 동일한 수의 관통홀을 가지며, 상기 제1 내부 전극의 관통홀은 상기 제2 내부 전극의 관통홀과 인접하여 교대로 배치되는 것을 특징으로 하는 적층형 칩 커패시터.
제2항에 있어서,

상기 제1 내부 전극 및 제2 내부 전극 각각은 대향하는 두 변에 총 4개의 관통홀을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제1 내부 전극 및 제2 내부 전극 각각은 3변에 각각 동일한 수의 관통홀을 가지며, 상기 제1 내부 전극의 관통홀은 상기 제2 내부 전극의 관통홀과 인접하여 교대로 배치되는 것을 특징으로 하는 적층형 칩 커패시터.
제4항에 있어서,

관통홀을 갖는 상기 제1 내부 전극의 상기 3변 중 1변은, 관통홀을 갖는 상기 제2 내부 전극의 상기 3변 중 1변과 서로 대향하도록 배치되는 것을 특징으로 하는 적층형 칩 커패시터.
제5항에 있어서,

상기 3변 중 2변은 각 변마다 2개씩의 관통홀을 갖고 나머지 1변은 1개의 관통홀을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 제1 내부 전극 및 제2 내부 전극 각각은 4변에 각각 동일한 수의 관통홀을 가지며, 상기 제1 내부 전극의 관통홀은 상기 제2 내부 전극의 관통홀과 인접하여 교대로 배치되는 것을 특징으로 하는 적층형 칩 커패시터.
제7항에 있어서,

상기 4변중 대향하는 2변은 각 변마다 2개씩의 관통홀을 갖고 나머지 대향하는 2변은 각 변마다 1개의 관통홀을 갖는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 외부 단자 전극은 총 8개인 것을 특징으로 하는 적층형 칩 커패시터.
제9항에 있어서,

상기 커패시터 본체의 서로 대향하는 2개의 측면 상에 각 면마다 4개씩의 외부 단자 전극이 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 외부 단자 전극은 총 10개인 것을 특징으로 하는 적층형 칩 커패시터.
제11 항에 있어서,

상기 커패시터 본체의 서로 대향하는 2개의 측면 상에 각 면마다 4개씩의 외 부 단자 전극이 형성되고, 서로 대향하는 나머지 다른 2개의 측면 상에 각 면마다 1개씩의 외부 단자 전극이 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 외부 단자 전극은 총 12개인 것을 특징으로 하는 적층형 칩 커패시터.
제13항에 있어서,

상기 커패시터 본체의 서로 대향하는 2개의 측면 상에 각 면마다 4개씩의 외부 단자 전극이 형성되고, 서로 대향하는 나머지 다른 2개의 측면 상에 각 면마다 2개씩의 외부 단자 전극이 형성되어 있는 것을 특징으로 하는 적층형 칩 커패시터.
제1항에 있어서,

상기 적층형 칩 커패시터는 상기 최하부 전극층과 동일한 전극 패턴을 갖는 최상부 전극층을 더 포함하는 것을 특징으로 하는 적층형 칩 커패시터.
제15항에 있어서,

상기 최상부 전극층은 상기 도전성 비아와 접촉하는 비아 접촉부와, 상기 외부 단자 전극과 연결된 리드부를 포함하는 것을 특징으로 하는 적층형 칩 커패시터.