KR20060057974A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20060057974A
KR20060057974A KR1020040097179A KR20040097179A KR20060057974A KR 20060057974 A KR20060057974 A KR 20060057974A KR 1020040097179 A KR1020040097179 A KR 1020040097179A KR 20040097179 A KR20040097179 A KR 20040097179A KR 20060057974 A KR20060057974 A KR 20060057974A
Authority
KR
South Korea
Prior art keywords
voltage
signal
memory cell
response
cell array
Prior art date
Application number
KR1020040097179A
Other languages
English (en)
Other versions
KR100615097B1 (ko
Inventor
신동학
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040097179A priority Critical patent/KR100615097B1/ko
Priority to US11/267,805 priority patent/US7307897B2/en
Publication of KR20060057974A publication Critical patent/KR20060057974A/ko
Application granted granted Critical
Publication of KR100615097B1 publication Critical patent/KR100615097B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 회로는 제1메모리 셀 어레이 블록들과 제2메모리 셀 어레이 블록들로 이루어진 복수개의 메모리 셀 어레이 블록들을 구비하고, 상기 제1메모리 셀 어레이 블록들의 선택시에 활성화되는 워드 라인의 개수가 상기 제2메모리 셀 어레이 블록들의 선택시에 활성화되는 워드 라인의 개수보다 많은 메모리 셀 어레이와, 엑티브 모드시에 활성화되어 출력단자에 전원전압보다 높은 승압전압을 전송하는 제1승압전압 발생부와, 엑티브 모드시에 출력단자의 승압전압의 레벨을 감지하여 승압전압을 펌핑하는 제1승압전압 발생기와 제1 및 제2메모리 셀 어레이 블록들이 선택되면 활성화되어 승압전압을 펌핑하는 제2승압전압 발생기를 구비하는 제2승압전압 발생부로 구성되어 있다. 따라서, 상기 반도체 메모리 장치는 선택된 메모리 셀 어레이 블록의 위치에 상관없이 상기 승압전압의 레벨을 일정하게 유지할 수 있어 승압전압의 감소로 인한 소자의 수명 단축이나 특성 저하를 방지할 수 있다.

Description

반도체 메모리 장치{Semiconductor memory device}
도1은 오픈 비트라인 구조에서의 메모리 셀 어레이 구조의 일예의 구성을 나타내는 것이다.
도2는 종래의 승압전압 발생회로의 일예의 구성을 나타내는 것이다.
도3은 본 발명의 승압전압 발생회로의 실시예의 구성을 나타내는 것이다.
도4는 본 발명의 펌핑 구동기의 실시예의 회로도이다.
도5는 승압전압 활성화 신호 발생기의 실시예의 회로도이다.
도6은 엑티브용 승압전압 레벨 감지기의 실시예의 회로도이다.
도7은 스탠바이용 승압전압 레벨 감지기의 실시예의 회로도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 승압전압 회로를 구비하는 오픈 비트라인 구조의 반도체 메모리 장치에 관한 것이다.
일반적으로 SDRAM(Synchronous Dynamic Random Access Memory)과 같은 반도체 메모리 장치에서는 셀 커페시터에 저장된 데이터를 비트라인에 전송하기 위하여, 전원전압보다 높은 승압된 전압, 즉, 전원전압에 셀 트랜지스터의 문턱전압 (Threshold Voltage)을 더한 승압전압이 셀 트랜지스터의 게이트에 인가되도록 한다.
승압전압은 셀 트랜지스터의 게이트 뿐만 아니라 다양한 회로에 전원으로서 사용된다. 또한 승압전압 발생회로는 승압전압 감지기 회로를 구비토록 하여, 승압전압의 레벨이 다운 될 때마다 부족한 전하량 만큼을 보상하여 승압전압의 레벨이 일정하게 유지되도록 한다.
도1은 오픈 비트라인 구조의 메모리 셀 어레이 구조의 일예의 구성을 나타낸 것으로, 메모리 셀 어레이(100)는 n개의 메모리 셀 어레이 블록들(10-1 ~ 10-n)과, 메모리 셀 어레이 블록들(10-1 ~ 10-n)사이에 위치하는 비트라인 센스앰프들(S/A)와, 워드라인(WL)과 비트라인(BL)사이에 연결된 복수개의 메모리 셀들(C)과, 워드 라인(WL)과 더미 비트라인(DBL)사이에 연결된 복수개의 더미 메모리 셀들(DC)로 구성되어 있다. 또한, 상기 메모리 셀 어레이 블록들 중에서 에지영역에 위치하는 메모리 셀 어레이 블록들(10-1, 10-n)은 워드 라인(WL)과 비트라인(BL)사이에 연결된 메모리 셀들(C)과 워드 라인(WL)과 더미 비트라인(DBL)사이에 연결된 더미 메모리 셀들(DC)을 포함하고 있으며, 더미 비트라인(DBL)은 비트 라인 전압(VBL)에 연결되어 있다.
그런데, 상기의 오픈 비트라인 구조의 메모리 셀 어레이 구조에서는 에지 메모리 셀 어레이 블록들(10-1, 10-n)이 선택이 되는 경우에는 2개의 워드라인들(WL1)이 동시에 활성화 된다. 반면에 메모리 셀 어레이의 중앙영역에 위치하는 메모리 셀 어레이 블록(10-2 ~ 10-(n-1)) 중에서 하나의 블록이 선택이 되는 경우에 는 하나의 워드라인(WL)만 활성화 된다.
그 이유는 에지 메모리 셀 어레이 블록들에서는 선택된 워드라인(WL1)에 연결된 메모리 셀의 절반이 더미 메모리 셀이기 때문에 중앙영역에 위치하는 메모리 셀 어레이 블록이 선택이 되는 경우와 동일한 조건을 충족시키기 위해서 2배의 워드라인을 활성화 한다. 그래서, 에지 메모리 셀 어레이 블록들(10-1, 10-n)이 선택이 되면 중앙영역의 메모리 셀 어레이 블록들(10-2 ~ 10-n)이 선택이 되는 경우 보다 2배의 워드라인들이 활성화 되기 때문에 더 많은 승압전압이 요구된다.
도2는 종래의 반도체 메모리 장치의 승압전압 발생회로의 일예의 구성을 나타낸 것이다.승압전압 발생회로(200)는 로우 어드레스 스트로브 신호(RAS/)의 활성화 신호에 응답하여 승압전압 이네이블 신호(VPP-EN1)를 출력하는 승압전압(VPP) 활성화 신호 발생기(15)와, 승압전압 이네이블 신호(VPP-EN1)에 응답하여 항상 동작하여 출력단자에 전원전압보다 높은 승압전압을 출력하는 제1승압전압 발생수단(110)과, 승압전압 이네이블 신호(VPP-EN1)에 응답하여 이네이블되어 상기 출력단자의 승압전압(VPP)을 피드백받아 승압전압(VPP)의 레벨이 적절한 목표 값을 유지하는지를 감지하여 펌핑동작을 수행하는 제2승압전압 발생수단(120)과, 스탠바이 및 액티브 모드에서 전원전압(VDD)이 인가되면 이네이블되어 상기 출력단자의 승압전압(VPP)을 피드백받아 승압전압(VPP)의 레벨이 적절한 목표 값을 유지하는지를 감지하면서 펌핑 동작을 수행하는 제3승압전압 발생수단(130)을 포함하고 있다.
또한 제1승압전압 발생수단(110)은 엑티브 모드에서 항상 활성화 되고, 승압전압 이네이블 신호(VPP-EN1)에 동기되어 동작하는 승압전압(VPP) 구동수단(25)과, 상기 구동수단(25)의 출력신호에 응답하여 제1구동신호(DRV1)를 출력하는 제1구동신호 발생기(5)와, 제1구동신호(DRV1)에 응답하여 출력단자에 승압전압 전하량을 공급하는 제1펌프(3) 및 제2펌프(13)으로 구성되어 있다.
제2승압전압 발생수단(120)은 엑티브 모드에서 선택적으로 활성화 되고, 승압전압 이네이블 신호(VPP-EN1) 및 출력단자의 승압전압(VPP)의 레벨에 응답하여 동작하는 엑티브용 승압전압(VPP) 레벨 감지기(35)과, 상기 감지기(35)의 출력신호에 응답하여 제2구동신호(DRV2)를 출력하는 제2구동신호 발생기(55)와, 제2구동신호(DRV2)에 응답하여 출력단자에 필요한 승압전압 전하량을 공급하는 제3펌프(23) 및 제4펌프(33)를 포함하고 있다.
또한, 제3승압전압 발생수단(130)은 스탠바이 모드 및 엑티브 모드에서 항상 동작하는 것으로서, 전원전압 및 승압전압(VPP)의 레벨에 응답하여 동작하는 스탠바이용 승압전압(VPP) 레벨 감지기(45)와, 상기 감지기(45)의 출력신호에 응답하여 제3구동신호를 출력하는 제3구동신호 발생기(65)와, 제3구동신호(DRV3)에 응답하여 출력단자에 필요한 승압전압 전하량을 공급하는 제5펌프(43)으로 구성되어 있다.
그런데, 제2승압전압 발생수단(120)은 엑티브 모드에서 승압전압의 레벨이 적절한 전압 값을 유지하고 있는지 항상 감지하면서, 상기 적절한 전압 값 이하로 감소했을 경우에 제3펌프(23) 및 제4펌프(33)를 통해 펌핑동작을 수행하여 출력단자에 부족한 전하량을 추가로 공급하여 승압전압의 레벨을 일정하게 유지한다.
그러나, 오픈 비트라인 구조의 반도체 메모리 장치에서 에지 메모리 셀 어레이 블록들이 선택이 되는 경우에는 중앙영역의 메모리 셀 어레이 블록들이 선택되 는 경우에 비해서 승압전압이 과도하게 감소하게 된다. 이때, 기존 방식으로는 빠른 시간 내에 부족한 전하량을 보상하여 승압전압의 레벨을 일정하게 유지할 수는 없다는 문제점이 발생한다.
본 발명의 목적은 선택된 메모리 셀 어레이 블록에 상관없이 항상 일정한 레벨의 승압전압을 갖도록 하는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 제1메모리 셀 어레이 블록들과 제2메모리 셀 어레이 블록들로 이루어진 복수개의 메모리 셀 어레이 블록들을 구비하고, 상기 제1메모리 셀 어레이 블록들의 선택시에 활성화되는 워드 라인의 개수가 상기 제2메모리 셀 어레이 블록들의 선택시에 활성화되는 워드 라인의 개수보다 많은 메모리 셀 어레이와, 엑티브 모드시에 활성화되어 출력단자에 전원전압보다 높은 승압전압을 전송하는 제1승압전압 발생수단과, 상기 엑티브 모드시에 상기 출력단자의 승압전압의 레벨을 감지하여 상기 승압전압을 펌핑하는 제1승압전압 발생기와 상기 제1 및 제2메모리 셀 어레이 블록들이 선택되면 활성화되어 상기 승압전압을 펌핑하는 제2승압전압 발생기를 구비하는 제2승압전압 발생수단을 포함하는 것을 특징으로 한다. 상기 반도체 메모리 장치는 상기 엑티브 모드시에 엑티브 신호에 응답하여 상기 승압전압 이네이블 신호를 출력하는 승압전압 활성화 신호 발생기를 추가로 구비하는 것을 특징으로 한다.
상기 제1메모리 셀 어레이 블록들은 상기 메모리 셀 어레이의 에지 영역에 위치하는 적어도 2개의 메모리 셀 어레이 블록들을 가지며, 상기 적어도 2개의 메 모리 셀 어레이 블록들 각각의 대응하는 워드 라인이 동시에 활성화되는 것을 특징으로 한다.
상기 제1승압전압 발생수단은 상기 승압 이네이블 신호에 응답하여 제1감지신호를 발생하는 제1승압전압 레벨 감지기와, 상기 제1감지신호에 응답하여 제1구동신호를 발생하는 제1구동신호 발생기와, 상기 제1구동신호에 응답하여 상기 승압전압을 펌핑하는 제1펌핑 수단을 구비하는 것을 특징으로 하고, 상기 제1펌핑 수단은 상기 제1구동신호에 응답하여 상기 승압전압을 펌핑하는 제1펌프 및 제2펌프를 구비하는 것을 특징으로 한다.
그리고, 상기 제1승압전압 발생기는 상기 승압전압 이네이블 신호에 응답하여 상기 승압전압의 레벨을 감지하여 제2감지신호를 발생하는 제2승압전압 레벨 감지기와, 상기 제2감지신호에 응답하여 제2구동신호를 발생하는 제2구동신호 발생기와, 상기 제2구동신호에 응답하여 상기 승압전압을 펌핑하는 제3펌프를 구비하는 것을 특징으로 하고, 상기 제2승압전압 레벨 감지기는 상기 승압전압 이네이블 신호를 반전하여 반전된 승압전압 이네이블 신호를 발생하는 제1인버터와, 기준전압과 피드백 전압의 차를 증폭하는 차동 증폭기와, 상기 승압전압 이네이블 신호 및 상기 반전된 승압전압 이네이블 신호에 응답하여 이네이블되고 상기 승압전압을 상기 차동 증폭기의 출력신호에 응답하여 감소하여 상기 피드백 전압을 발생하는 피드백 전압 발생기와, 상기 차동 증폭기의 출력신호에 응답하여 상기 제2감지신호를 발생하는 제2인버터를 구비하는 것을 특징으로 한다. 그리고, 상기 피드백 전압 발생기는 상기 승압전압에 연결되고 상기 반전된 승압전압 이네이블 신호에 응답하여 턴온되는 PMOS트랜지스터와, 접지전압에 연결되고 상기 승압전압 이네이블 신호에 응답하여 턴온되는 NMOS트랜지스터와, 상기 PMOS트랜지스터와 상기 NMOS트랜지스터사이에 직렬 연결되고 상기 차동 증폭기의 출력신호에 응답하여 상기 승압전압을 감소하여 상기 피드백 전압을 발생하는 복수개의 PMOS트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
상기 제2승압전압 발생기는 상기 승압전압 이네이블 신호 및 상기 제1 및 제2메모리 셀 어레이 블록들을 선택하기 위한 어드레스 신호에 응답하여 선택신호를 활성화하는 블록 디코더와, 상기 선택신호가 활성화되면 상기 제1구동신호를, 상기 선택신호가 비활성화되면 상기 제2구동신호를 제3구동신호로 출력하는 제3구동신호 발생기와, 상기 제3구동신호에 응답하여 상기 승압전압을 펌핑하는 제4펌프를 구비하는 것을 특징으로 한다.
또한, 상기 반도체 메모리 장치는 스탠바이 모드 및 상기 엑티브 모드시에 상기 승압전압의 레벨에 따라 상기 승압전압을 펌핑하는 제3승압전압 발생수단을 추가로 구비하는 것을 특징으로 하고, 제3승압전압 발생수단은 상기 전원전압 및 승압전압에 응답하여 제3감지신호를 발생하는 제3승압전압 레벨 감지기와, 상기 제3감지신호에 응답하여 제4구동신호를 출력하는 제4구동신호 발생기와, 상기 제4구동신호에 응답하여 상기 출력단자에 승압전압을 출력하는 제5펌프를 구비하는 것을 특징으로 하고, 상기 제3승압전압 레벨 감지기는 기준전압과 피드백 전압의 차를 증폭하는 차동 증폭기와, 전원전압에 응답하여 이네이블되고 상기 승압전압을 상기 차동 증폭기의 출력신호에 응답하여 감소하여 상기 피드백 전압을 발생하는 피드백 전압 발생기와, 상기 차동 증폭기의 출력신호에 응답하여 상기 제3감지신호를 발생하는 인버터를 구비하는 것을 특징으로 한다. 그리고, 상기 피드백 전압 발생기는 상기 승압전압에 연결되고 상기 전원전압에 응답하여 턴온되는 제PMOS트랜지스터와, 접지전압에 연결되고 상기 전원전압에 응답하여 턴온되는 NMOS트랜지스터와, 상기 PMOS트랜지스터와 상기 NMOS트랜지스터사이에 직렬 연결되고 상기 차동 증폭기의 출력신호에 응답하여 상기 승압전압을 감소하여 상기 피드백 전압을 발생하는 복수개의 PMOS트랜지스터들을 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치를 설명하면 다음과 같다.
도3은 본 발명의 반도체 메모리 장치의 승압전압 발생회로의 실시예의 구성을 나타내는 블록도로서, 승압전압 발생회로(300)는 승압전압 활성화 신호 발생기(15), 제1승압전압 발생수단(110), 제2승압전압 발생수단(120'), 및 제3승압전압 발생수단(130)으로 구성되고, 제2승압전압 발생수단(120')은 제1승압전압 발생기(120'-1)과 제2승압전압 발생기(120'-2)로 구성되어 있다.
또한, 제1승압전압 발생수단(110)은 승압전압 구동수단(25), 제1구동신호 발생기(5), 제1펌프(3) 및 제2펌프(13)로 구성되어 있다. 제2승압전압 발생수단(120')의 제1승압전압 발생기(120'-1)는 엑티브용 승압전압(VPP) 레벨 감지기(35), 제2구동신호 발생기(55), 제3펌프(23)로 구성되고, 제2승압전압 발생기(120'-2)는 블록 디코더(85), 펌프 구동기(95) 및 제4펌프(33)로 구성되어 있다. 그리고 제3 전압발생 수단(130)은 스탠바이용 승압전압(VPP) 레벨 감지기(45), 제3구동신호 발생기(65) 및 제5펌프(43)를 포함하고 있다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1승압전압 발생수단(110)은 엑티브 모드에서 항상 활성화 된다. 즉, 로우 어드레스 스트로브 신호(RAS/)가 '로우'로 활성화 되면 반도체 메모리 장치는 엑티브 모드(Active Mode)로 진입하게 되며, 이때 승압전압 이네이블 신호(VPP-EN1)가 활성화 되어 승압전압 구동수단(25)은 제1구동신호 발생기(5)를 구동하기 위하여 '하이'레벨의 구동신호(VPP-EN2)를 출력한다. 제1구동신호 발생기(5)는 구동신호(VPP-EN2)의 활성화 신호에 응답하여 제1구동신호(DRV1)를 출력하고, 제1펌프(3) 및 제2펌프(13)은 제1구동신호(DRV1)에 응답하여 펌핑동작(pumping operation)을 수행하여 출력단자에 전원전압 보다 높은 승압전압을 유지하기 위한 펌핑된 전하(electric charge)를 공급한다.
제2승압전압 발생수단(120')의 제1승압전압 발생기(120'-1)은 승압전압 이네이블 신호(VPP-EN1) 및 출력단자의 승압전압(VPP)에 응답하여 엑티브 모드에서 선택적으로 동작한다. 엑티브용 승압전압 레벨 감지기(35)는 승압전압의 레벨이 적절한 전압 값을 유지하고 있을 때에는 '로우' 레벨의 감지신호(VPP-DET)가 출력되고, 반면에 승압전압의 레벨이 적절한 전압 값 이하로 다운(DOWN)될 때에는 '하이'레벨의 감지신호(VPP-DET)를 출력한다. 제2구동신호 발생기(55)는 활성화된 감지신호에 응답하여 제2구동신호(DRV2)를 제3펌프(23)로 출력한다. 제3펌프(23)는 제2구동신호(DRV2)에 응답하여 출력단자로 펌핑된 전하를 공급함으로서 다운(DOWN)되었던 승 압전압(VPP)의 레벨이 상승하여 적절한 전압 값을 유지하게 된다.
또한, 제2 승압전압 발생기(120-2)은 에지 메모리 셀 어레이 블록들(10-1, 10-n)의 워드라인이 활성화 될 때에는 항상 동작하여 출력단자로 펌핑된 전하를 공급한다. 반면에 메모리 셀 어레이의 중앙영역에 위치하는 메모리 셀 어레이 블록들(10-2 ~ 10-(n-1))의 워드라인이 활성화 될 때에는 제2승압전압 발생수단(120')과 같이 승압전압의 레벨이 다운되었을 때에만 동작한다. 즉, 제2 승압전압 발생기(120-2)은 선택된 메모리 셀 어레이 블록에 따라 선택적으로 동작하는 회로이다.
블록 디코더(85)는 로우 어드레스 스트로브 신호의 활성화 신호 및 어드레스 신호(ADD)에 응답하여 동작하는 것으로서 에지 메모리 셀 어레이 블록들(10-1 ,10-n)이 선택이 될 때만 활성화된 블록선택 신호(E-SEL)를 출력한다. 즉, 중앙영역에 위치하는 메모리 셀 어레이 블록들(10-2 ~ 10-n)이 선택되면 블록선택 신호(E-SEL)가 비활성화 된다.
펌프 구동기(95)는 상기 블록선택 신호(E-SEL)가 활성화 되면 제1구동신호(DRV1)에 응답하여 활성화된 제3구동신호(DRV2')를 출력한다. 그러나, 상기 블록선택 신호(E-SEL)가 비활성화 되는 상태에서는 제2구동신호(DRV2)에 응답하여 활성화된 제3구동신호(DRV2')를 출력한다.
즉, 에지 메모리 셀 어레이 블록들(10-1, 10-n)에서 워드라인이 활성화 되면 제2구동신호(DRV2)에 상관없이 블록 선택신호가 항상 활성화되기 때문에 제2 승압전압 발생기(120-2)에 의해 출력단자에 충분한 펌핑전하를 항상 공급한다. 그래서, 오픈 비트라인 구조의 에지 메모리 셀 어레이 블록들(10-1, 10-n)이 선택되어 중앙 영역에 위치하는 메모리 셀 어레이 블록들(10-2 ~ 10-n)이 선택되는 경우에 비해서 2배의 워드라인이 활성화 되더라도 항상 일정한 승압전압(VPP)을 공급해줄 수 있다.
또한, 제3 승압전압 발생수단(130)은 스탠바이 모드 및 엑티브 모드에서 동작한다. 즉, 전원전압(VDD)이 인가되는 동안, 승압전압(VPP)의 레벨을 항상 감지하는 스탠바이용 승압전압(VPP) 레벨 감지기(45)는 승압전압(VPP)이 적정한 전압 값의 범위에서 이탈했을 때에, '하이'레벨의 활성화된 감지신호(VPP-DETS)를 제3구동신호 발생기(65)로 출력한다. 제3구동신호 발생기(65)는 스탠바이 모드(standby mode) 및 엑티브 모드(active mode)에서 감지신호(VPP-DETS)에 응답하여 제4구동신호(DRV3)를 제5펌프(43)으로 출력하여 출력단자에 펌핑된 전하를 공급한다.
도4는 본 발명의 펌핑 구동기의 실시예의 회로도로서,펌핑 구동기(95)는 인버터(I1), AND게이트들(AND1, AND2), 및 OR게이트(OR)로 구성되어 있다.
즉, 블록 선택신호(E-SEL)를 반전한 신호와 제2구동신호(DRV2)를 수신하는 제1AND 게이트(AND1)와, 블록 선택신호(E-SEL)와 제4구동신호(DRV3)를 수신하는 제2AND 게이트(AND2)와, 상기 제1AND 게이트(AND1)의 출력신호와 제2AND 게이트(AND2)의 출력신호를 합하여 제3구동신호(DRV2')를 출력하는 OR 게이트(OR)로 구성되어 있다.
도4에 나타낸 펌핑 구동기(95)의 동작을 설명하면 다음과 같다.
에지 메모리 셀 어레이 블록들(10-1, 10-n)에서 워드라인이 선택 되면 블록 선택신호(E-SEL)가 '하이'로 활성화 된다. 그러면 제1AND 게이트(AND1)는 항상 '로 우'의 출력신호를 OR 게이트(OR)로 출력한다. 그리고, 제2AND 게이트(AND2)는 엑티브 모드에서 제1구동신호(DRV1)를 수신함으로써 '하이' 또는 '로우'로 토글링하는 구동신호를 OR 게이트(OR)로 출력한다. 이에 따라, OR게이트(OR)는 제1구동신호(DRV1)에 따라 토글링하는 제3구동신호(DRV2')를 발생한다. 제4펌프(33)는 제3구동신호(DRV2')에 응답하여 펌핑동작을 수행하여 승압전압(VPP)이 일정한 전압 값을 유지하게 한다.
반면에, 중앙영역에 위치하는 메모리 셀 어레이 블록들(10-2 ~ 10-n)에서 워드라인이 선택이 되면 블록 선택신호(E-SEL)은 비 활성화 된다. 그래서, 이 때는 제2AND 게이트(AND2)가 항상 '로우'의 출력신호를 OR 게이트(OR)로 출력한다. 그러나, 제1AND 게이트(AND1)는 제2구동신호(DRV2)에 따라 활성화된 구동신호를 OR 게이트(OR)로 출력할 수 있다. 즉, 엑티브 모드에서 승압전압의 레벨이 적정한 전압 값 범위에서 이탈하게 되어 승압전압 레벨 감지기(35)에 의해 상기 제2구동신호(DRV2)가 활성화 되면 제3구동신호(DRV2')도 활성화되어 출력단자로 펌핑전하를 공급함으로써 잠시 다운되었던 승압전압(VPP)의 레벨이 적절한 레벨로 복귀하게 된다.
도5는 승압전압 활성화 신호 발생기의 회로도로서, 승압전압 활성화 신호 발생기(15)는 인버터들(I2, I3, I4)로 구성되어 있다.외부단자로부터 인가되는 로우 어드레스 스트로브 신호(RAS/)가 '로우'로 활성화 되어 엑티브 모드(active mode)로 진입하면 인버터들(I2, I3, I4)은 엑티브 신호로서 '하이'레벨의 승압전압 이네이블 신호(VPP-EN1)를 출력한다.
도5에서는 3개의 인버터들로 구성된 승압전압 활성화 신호 발생기를 나타내었으나, 3개이상의 홀수개의 인버터들로 구성될 수 있다.
도6은 엑티브용 승압전압 레벨 감지기의 실시예의 회로도로서, 엑티브용 승압전압 레벨 감지기(35)는 인버터들(I5, I6), PMOS트랜지스터들(MP1 ~ MP4), NMOS트랜지스터(MN1), 및 차동 증폭기(31)로 구성되어 있다. 도6에서, PMOS트랜지스터들(MP1 ~ MP4) 및 NMOS트랜지스터(MN1)는 피드백 전압을 발생하는 피드백 전압 발생기를 구성한다.
도6에 나타낸 회로의 동작을 설명하면 다음과 같다.
승압전압 이네이블 신호(VPP-EN1)이 '하이'로 활성화 되면 PMOS트랜지스터(MP1) 및 NMOS트랜지스터(MN1)가 턴온 되어 PMOS트랜지스터(MP1)의 일단으로부터 승압전압(VPP)의 레벨을 감지할 수 있게 된다. 예를 들어, 상기 승압전압(VPP)의 레벨이 소정의 전압 값의 범위보다 감소하게 되면 PMOS트랜지스터(MP4)를 통하여 차동 증폭기(31)로 피드백되는 피드백 전압의 레벨이 기준전압(VREF)보다 낮아지게 된다. 이때, 차동 증폭기(31)는 출력단자의 전압 값을 보다 더 낮은 레벨이 되도록 제어한다. 차동 증폭기(31)의 출력단자의 레벨은 아날로그(analog level)를 갖고 있다. 그러면, 차동 증폭기(31)의 출력신호에 응답하여 PMOS트랜지스터(MP3)의 저항 값이 작아지게 되고, 이에 따라 피드백 전압이 커지게 된다. 그리고, 제2인버터(I2)는 '하이'레벨의 감지신호(VPP-DET)를 출력한다. 그래서, 제2승압전압 발생수단(120')의 제1승압전압 발생기(120'-1)가 펌핑동작을 수행하여 승압전압(VPP) 출력단자로 펌핑된 전하를 공급하게 된다. 그래서, 감소되었던 승압전압(VPP)의 레벨 이 적절한 전압 값의 범위로 복귀하게 된다.
반면에, 상기 승압전압(VPP)의 레벨이 적절한 전압 값을 유지하고 있을 때에는 차동 증폭기(31)로 피드백되는 전압값이 기준전압(VREF)보다 높아지게 되어, 차동 증폭기(31)는 출력단자의 전압을 보다 더 증가시킨다. 그러면, 차동 증폭기(31)의 출력신호에 응답하여 PMOS트랜지스터(MP3)의 저항 값이 커지게 되고, 이에 따라 피드백 전압이 작아지게 된다.그리고, 제2인버터(I2)는 '로우' 레벨의 비활성화된 감지신호(VPP-DET)를 출력하게 된다. 따라서, 이 때에는 제2승압전압 발생수단(120')의 제1승압전압 발생기(120'-1)가 펌핑동작을 수행하지 않게 된다.
도7은 스탠바이용 승압전압 레벨 감지기의 실시예의 회로도로서,스탠바이용 승압전압 레벨 감지기(45)는 도6에 나타낸 엑티브용 승압전압 레벨 감지기(35)와 동일한 구성을 가지며, 단지, 승압전압 이네이블 신호(VPP-EN1)대신에 전원전압(VDD)이 인가되어 구성되는 것이 다를뿐이다.
도7의 회로의 동작은 도6의 회로의 동작과 동일하므로 도6의 동작 설명을 참고로 하면 쉽게 이해될 수 있을 것이다. 단지, 도7의 회로는 승압전압 이네이블 신호(VPP-EN1)에 응답하여 동작이 이네이블되는 것이 아니라 전원전압(VDD)이 인가되면 동작이 이네이블되어 감지신호(VPP-DETS)를 발생하는 것이 다르다.
따라서, 도6의 회로는 엑티브 모스시에만 동작이 이네이블되어 감지신호(VPP-DET)를 발생하지만, 도7의 회로는 스탠바이 및 액티브 모스시에 항상 동작이 이네이블되어 감지신호(VPP-DETS)를 발생한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 오픈 비트라인 (OPEN BIT LINE) 구조의 메모리 셀 어레이 구조를 갖는 반도체 메모리 장치에서도 안정된 승압전압을 공급할 수 있게 되어 반도체 장치의 리프레쉬 또는 데이터 억세스 특성이 저하되는 문제점을 사전에 방지할 수 있게 된다.

Claims (16)

  1. 제1메모리 셀 어레이 블록들과 제2메모리 셀 어레이 블록들로 이루어진 복수개의 메모리 셀 어레이 블록들을 구비하고, 상기 제1메모리 셀 어레이 블록들의 선택시에 활성화되는 워드 라인의 개수가 상기 제2메모리 셀 어레이 블록들의 선택시에 활성화되는 워드 라인의 개수보다 많은 메모리 셀 어레이와,
    엑티브 모드시에 활성화되어 출력단자에 전원전압보다 높은 승압전압을 전송하는 제1승압전압 발생수단과,
    상기 엑티브 모드시에 상기 출력단자의 승압전압의 레벨을 감지하여 상기 승압전압을 펌핑하는 제1승압전압 발생기와 상기 제1 및 제2메모리 셀 어레이 블록들이 선택되면 활성화되어 상기 승압전압을 펌핑하는 제2승압전압 발생기를 구비하는 제2승압전압 발생수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1메모리 셀 어레이 블록들은 상기 메모리 셀 어레이의 에지 영역에 위치하는 적어도 2개의 메모리 셀 어레이 블록들을 가지며,
    상기 적어도 2개의 메모리 셀 어레이 블록들 각각의 대응하는 워드 라인이 동시에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 엑티브 모드시에
    엑티브 신호에 응답하여 상기 승압전압 이네이블 신호를 출력하는 승압전압 활성화 신호 발생기를 추가로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제1승압전압 발생수단은
    상기 승압 이네이블 신호에 응답하여 제1감지신호를 발생하는 제1승압전압 레벨 감지기와,
    상기 제1감지신호에 응답하여 제1구동신호를 발생하는 제1구동신호 발생기와,
    상기 제1구동신호에 응답하여 상기 승압전압을 펌핑하는 제1펌핑 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1펌핑 수단은
    상기 제1구동신호에 응답하여 상기 승압전압을 펌핑하는 제1펌프 및 제2펌프를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 제1승압전압 발생기는
    상기 승압전압 이네이블 신호에 응답하여 상기 승압전압의 레벨을 감지하여 제2감지신호를 발생하는 제2승압전압 레벨 감지기와,
    상기 제2감지신호에 응답하여 제2구동신호를 발생하는 제2구동신호 발생기와,
    상기 제2구동신호에 응답하여 상기 승압전압을 펌핑하는 제3펌프를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제2승압전압 레벨 감지기는
    상기 승압전압 이네이블 신호를 반전하여 반전된 승압전압 이네이블 신호를 발생하는 제1인버터와,
    기준전압과 피드백 전압의 차를 증폭하는 차동 증폭기와,
    상기 승압전압 이네이블 신호 및 상기 반전된 승압전압 이네이블 신호에 응답하여 이네이블되고 상기 승압전압을 상기 차동 증폭기의 출력신호에 응답하여 감소하여 상기 피드백 전압을 발생하는 피드백 전압 발생기와,
    상기 차동 증폭기의 출력신호에 응답하여 상기 제2감지신호를 발생하는 제2인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 피드백 전압 발생기는
    상기 승압전압에 연결되고 상기 반전된 승압전압 이네이블 신호에 응답하여 턴온되는 PMOS트랜지스터와,
    접지전압에 연결되고 상기 승압전압 이네이블 신호에 응답하여 턴온되는 NMOS트랜지스터와,
    상기 PMOS트랜지스터와 상기 NMOS트랜지스터사이에 직렬 연결되고 상기 차동 증폭기의 출력신호에 응답하여 상기 승압전압을 감소하여 상기 피드백 전압을 발생하는 복수개의 PMOS트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장 치.
  9. 제6항에 있어서, 상기 제2승압전압 발생기는
    상기 승압전압 이네이블 신호 및 상기 제1 및 제2메모리 셀 어레이 블록들을 선택하기 위한 어드레스 신호에 응답하여 선택신호를 활성화하는 블록 디코더와,
    상기 선택신호가 활성화되면 상기 제1구동신호를, 상기 선택신호가 비활성화되면 상기 제2구동신호를 제3구동신호로 출력하는 제3구동신호 발생기와,
    상기 제3구동신호에 응답하여 상기 승압전압을 펌핑하는 제4펌프를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제2항에 있어서, 스탠바이 모드 및 상기 엑티브 모드시에 상기 승압전압의 레벨에 따라 상기 승압전압을 펌핑하는 제3승압전압 발생수단을 추가로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서, 제3승압전압 발생수단은
    상기 전원전압 및 승압전압에 응답하여 제3감지신호를 발생하는 제3승압전압 레벨 감지기와,
    상기 제3감지신호에 응답하여 제4구동신호를 출력하는 제4구동신호 발생기와,
    상기 제4구동신호에 응답하여 상기 출력단자에 승압전압을 출력하는 제5펌 프를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 제3승압전압 레벨 감지기는
    기준전압과 피드백 전압의 차를 증폭하는 차동 증폭기와,
    전원전압에 응답하여 이네이블되고 상기 승압전압을 상기 차동 증폭기의 출력신호에 응답하여 감소하여 상기 피드백 전압을 발생하는 피드백 전압 발생기와,
    상기 차동 증폭기의 출력신호에 응답하여 상기 제3감지신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 피드백 전압 발생기는
    상기 승압전압에 연결되고 상기 전원전압에 응답하여 턴온되는 제PMOS트랜지스터와,
    접지전압에 연결되고 상기 전원전압에 응답하여 턴온되는 NMOS트랜지스터와,
    상기 PMOS트랜지스터와 상기 NMOS트랜지스터사이에 직렬 연결되고 상기 차동 증폭기의 출력신호에 응답하여 상기 승압전압을 감소하여 상기 피드백 전압을 발생하는 복수개의 PMOS트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제1메모리 셀 어레이 블록들과 제2메모리 셀 어레이 블록들로 이루어진 복수개의 메모리 셀 어레이 블록들을 구비하고, 상기 제1메모리 셀 어레이 블록들의 선 택시에 활성화되는 워드 라인의 개수가 상기 제2메모리 셀 어레이 블록들의 선택시에 활성화되는 워드 라인의 개수보다 많은 메모리 셀 어레이와,
    엑티브 모드시에 활성화되어 출력단자에 전원전압보다 높은 승압전압을 전송하는 제1승압전압 발생수단과,
    상기 엑티브 모드시에 상기 출력단자의 승압전압의 레벨을 감지하여 상기 승압전압을 펌핑하는 제1승압전압 발생기와 상기 제1 및 제2메모리 셀 어레이 블록들이 선택되면 활성화되어 상기 승압전압을 펌핑하는 제2승압전압 발생기를 구비하는 제2승압전압 발생수단과,
    상기 엑티브 모드 및 스탠바이 모드시에 상기 승압전압의 레벨에 따라 상기 승압전압을 펌핑하는 제3승압전압 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제1항에 있어서, 상기 제1메모리 셀 어레이 블록들은 상기 메모리 셀 어레이의 에지 영역에 위치하는 적어도 2개의 메모리 셀 어레이 블록들을 가지며,
    상기 적어도 2개의 메모리 셀 어레이 블록들 각각의 대응하는 워드 라인이 동시에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 제2승압전압 발생기는
    상기 엑티브 모드시에 상기 제1메모리 셀 어레이 블록들을 선택하기 위한 어드레스를 수신하여 선택신호를 발생하는 블록 디코더와,
    상기 선택신호에 응답하여 이네이블되어 펌프 구동신호를 출력하는 펌프 구동기와,
    상기 펌프 구동신호에 응답하여 상기 승압전압을 펌핑하는 펌프수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020040097179A 2004-11-24 2004-11-24 반도체 메모리 장치 KR100615097B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040097179A KR100615097B1 (ko) 2004-11-24 2004-11-24 반도체 메모리 장치
US11/267,805 US7307897B2 (en) 2004-11-24 2005-11-04 Plural bank semiconductor memory device with increased boosting voltage stability

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040097179A KR100615097B1 (ko) 2004-11-24 2004-11-24 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20060057974A true KR20060057974A (ko) 2006-05-29
KR100615097B1 KR100615097B1 (ko) 2006-08-22

Family

ID=36574009

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040097179A KR100615097B1 (ko) 2004-11-24 2004-11-24 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US7307897B2 (ko)
KR (1) KR100615097B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100870428B1 (ko) * 2007-09-07 2008-11-26 주식회사 하이닉스반도체 반도체 메모리장치의 고전압발생회로
KR20230100671A (ko) 2021-12-28 2023-07-05 가부시키가이샤 노리타케 캄파니 리미티드 로터리 킬른

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100821570B1 (ko) * 2005-11-29 2008-04-14 주식회사 하이닉스반도체 고전압 발생 장치
KR100735570B1 (ko) * 2006-01-25 2007-07-04 삼성전자주식회사 오픈 비트 라인 구조의 메모리 코어를 구비한 반도체메모리 장치, 및 반도체 메모리 장치의 테스트 방법
KR100849853B1 (ko) * 2007-01-15 2008-08-01 삼성전자주식회사 고전압 발생회로 및 이를 포함하는 반도체 메모리 장치
JP2008193766A (ja) * 2007-02-01 2008-08-21 Spansion Llc 電圧発生回路及びその制御方法
KR101754111B1 (ko) * 2011-01-03 2017-07-06 페어차일드코리아반도체 주식회사 적응형 과전압 보호 회로 및 방법, 및 이를 포함하는 전력 시스템

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100320610B1 (ko) * 1997-12-24 2002-04-22 박종섭 반도체메모리장치
KR100272612B1 (ko) 1998-08-18 2000-12-01 김영환 센스 앰프 드라이버 제어 방법
KR20000032290A (ko) * 1998-11-13 2000-06-15 윤종용 멀티-뱅크 구조를 가지는 반도체 메모리 장치
KR100351054B1 (ko) 2000-06-13 2002-09-05 삼성전자 주식회사 승압 전압 레벨 안정화 회로를 구비한 반도체 메모리장치
KR100753077B1 (ko) 2001-12-29 2007-08-31 주식회사 하이닉스반도체 반도체메모리장치의 비트라인 분리신호 발생회로
US7154785B2 (en) * 2004-06-25 2006-12-26 Micron Technology, Inc. Charge pump circuitry having adjustable current outputs

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100870428B1 (ko) * 2007-09-07 2008-11-26 주식회사 하이닉스반도체 반도체 메모리장치의 고전압발생회로
US7800958B2 (en) 2007-09-07 2010-09-21 Hynix Semiconductor Inc. Voltage generating unit of semiconductor memory device
KR20230100671A (ko) 2021-12-28 2023-07-05 가부시키가이샤 노리타케 캄파니 리미티드 로터리 킬른

Also Published As

Publication number Publication date
KR100615097B1 (ko) 2006-08-22
US7307897B2 (en) 2007-12-11
US20060120177A1 (en) 2006-06-08

Similar Documents

Publication Publication Date Title
US7085190B2 (en) Variable boost voltage row driver circuit and method, and memory device and system including same
US7251170B2 (en) Peripheral voltage generator
KR101092997B1 (ko) 네거티브 내부전압 생성장치
US7307897B2 (en) Plural bank semiconductor memory device with increased boosting voltage stability
US7668034B2 (en) Power voltage supplier of semiconductor memory device
US7936633B2 (en) Circuit and method of generating voltage of semiconductor memory apparatus
US9595309B2 (en) Semiconductor memory device and method for operating the same
US7447089B2 (en) Bitline precharge voltage generator
JP2005158224A (ja) オートリフレッシュ動作時に安定した高電圧を提供する半導体メモリ素子及びその方法
US8749299B2 (en) Semiconductor device generating varied internal voltages
JP3869690B2 (ja) 内部電圧レベル制御回路および半導体記憶装置並びにそれらの制御方法
JP2001126477A (ja) 半導体集積回路
US20060114739A1 (en) Method and circuit for controlling generation of a boosted voltage in devices receiving dual supply voltages
US7599240B2 (en) Internal voltage generator of semiconductor memory device
US7936613B2 (en) Semiconductor memory device
US7538600B2 (en) Voltage generator and semiconductor memory apparatus with the same
US7583547B2 (en) Over-driving circuit in semiconductor memory device
KR100702771B1 (ko) 안정적인 내부 전압을 발생하는 반도체 메모리 장치의 내부전압 발생 회로
US8368460B2 (en) Internal voltage generation circuit and integrated circuit including the same
KR20040048028A (ko) 리프레시 동작시 전원 안정화 장치 및 방법
KR100894488B1 (ko) 반도체 메모리 소자
JP2006134401A (ja) 低消費電力記憶装置
KR20080002592A (ko) 비트라인 센스 엠프 구동 장치
KR20080081427A (ko) 반도체 메모리 소자
KR20000020192A (ko) 셀 어레이에 외부전원전압을 사용하는 메모리장치 및 그 구동방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110729

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee