KR20060051405A - 스핀 트랜지스터 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 스핀(spin) 트랜지스터 및 그것의 형성 방법에 관한 것이다. 상기 스핀 트랜지스터는 단일 전위 장벽 구조를 이용하여 전류 변동률을 증가시킨다. 상기 스핀 트랜지스터는 이미터, 콜렉터, 베이스 및 베이스 저항 중 적어도 하나를 포함한다. 상기 이미터는 자기저항 소자로서 자기장에 따라 가변 저항을 제공한다. 상기 콜렉터는 상기 전위 장벽을 제공할 수 있는 수동 소자이다. 상기 베이스는 상기 이미터와 콜렉터 사이에 게재되어 상기 이미터와 베이스를 결합한다. 상기 베이스는 상기 베이스에 연결되어 바이어스를 제공한다.
스핀 트랜지스터, 전위 장벽, 전류 변동률, 강자성체층

Description

스핀 트랜지스터 및 그 형성 방법{SPIN TRANSISTOR AND METHOD THEREOF}
도 1은 본 발명의 일 실시예에 따른 스핀 트랜지스터를 도시하는 개략도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 스핀 트랜지스터와 그 측정 장치를 도시하는 도면이다.
도 3은 본 발명의 일 실시예에 따른 도 2의 측정 장치에 의해 측정된 전류 변동률 측정 결과를 도시하는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 도 2의 측정 장치에 의해 측정된 전류 변동률 측정 결과를 도시하는 다른 그래프이다.
도 5는 본 발명의 일 실시예에 따른 도 2의 측정 장치에 의해 측정된 전류 변동률 측정 결과를 도시하는 또 다른 그래프이다.
도 6은 본 발명의 일 실시예에 따른 도 2의 측정 장치에 의해 측정된 전류 변동률 측정 결과를 도시하는 또 다른 그래프이다.
본 발명은 트랜지스터에 관한 것으로, 보다 구체적으로는 스핀(spin) 트랜지 스터 및 그것의 형성 방법에 관한 것이다.
스핀(spin) 트랜지스터는 자기장을 이용해서 전류를 제어하는 전자 소자이다. 이러한 스핀 트랜지스터의 효과는 종래의 트랜지스터의 효과와 유사하다. 전자는 두 개의 스핀 상태들, 즉 스핀업(spin up) 및 스핀다운(spin down) 상태들을 가진다. 전자의 이러한 스핀 상태들은 스핀 트랜지스터에서 제어 변수들이 된다.
스핀 트랜지스터는 추가적인 제어 변수인 자기장을 더 가진다. 이러한 스핀 트랜지스터는 자기장을 이용하여 전자의 스핀 상태들을 조정해서 전류를 제어한다. 따라서, 스핀 트랜지스터를 구비하는 전자 소자는 단순한 트랜지스터를 구비하는 전자 소자에 비해 향상된 기능을 가진다.
일 형태의 스핀 트랜지스터는 이중 전위(bi-potential) 에너지 장벽 구조를 가진다. 즉, 두 개의 전위 에너지 장벽들이 스핀 트랜지스터의 자기저항 소자와 결합 된다. 상기 이중 전위 에너지 장벽 구조는 자기 전류(magneto-electric current)가 스핀 트랜지스를 통해 흐를 수 있게 해준다.
다른 형태의 스핀 트랜지스터는 서로 대향 배치되며 n-형 이온이 도핑(doping)된 제1 실리콘 기판 및 제2 실리콘 기판을 구비한다. 상기 제1 실리콘 기판과 제2 실리콘 기판은 진공 접착되어 각각 이미터(emitter) 및 콜렉터(collector)를 형성한다. 금속 스핀 밸브(즉, 베이스(base))는 상기 제1 실리콘 기판 및 제2 실리콘 기판 사이에 배치된다.
상기 다른 형태의 스핀 트랜지스터는 두 개의 층들을 구비한다. 제1 쌍의 층들은 이미터(즉, 상기 n-형 이온이 도핑된 제1 실리콘 기판)와 베이스(즉, 상기 금 속 스핀 밸브)를 구비하며, 각각 백금(platinum: Pt)과 코발트(cobalt: Co)로 형성된다. 제2 쌍의 층들은 베이스와 콜렉터(즉, n-형 이온이 도핑된 제2 실리콘 기판)를 구비하며, 각각 구리(copper: CU)와 코발트로 형성된다. 상기 제1 및 제2 쌍의 층들은 쇼트키(Schottky) 장벽 다이오드 구조를 형성한다.
순방향 전압 바이어스(bias)가 이미터(즉, 상기 n-형 이온이 도핑된 제1 실리콘 기판)와 베이스(즉, 상기 금속 스핀 밸브)에 인가되는 경우, 열전자들(hot electrons)이 에너지 장벽의 문턱치(thereshold)를 초과해서 그 에너지 장벽을 통과하여 콜렉터 내부로 흐르게 된다. 이러한 열전자의 전도성은 금속 스핀 밸브에 포함된 두개의 코발트층들(즉, 두 개의 전위 장벽들)의 자화 방향이 동일한지의 여부에 좌우된다.
외부 자기장이 작은 경우에는, 상기 두 개의 코발트층들의 상태들은 반평행(anti-parallel)이 된다. 이 경우, 스핀업 또는 스핀다운 전자들은 스핀 비탄력적 산란(spin inelastic scattering) 상태가 되며, 콜렉터의 전류 흐름은 상대적으로 작아지게 된다.
외부 자기장이 두 개의 코발트층들의 자화 방향들을 평행하게 정렬시킬 정도로 충분히 큰 경우에는, 스핀업 전자가 흐를 가능성이 커져서 전류가 증가된다. 종래의 스핀 트랜지스터들로는, 상온(ambient temperature)에서 자기 전류의 200% 이상의 전류 변동률을 얻을 수 있다. 그러나, 종래의 스핀 트랜지스터의 전류 출력은 작게 되어, 저전류(예: 1.287 pA 내지 44 pA 범위의 전류) 에플리케이션에서의 그 활용도가 제한된다. 더욱이, 종래의 스핀 트랜지스터들은 소형화하기가 어렵다.
또 다른 형태의 스핀 트랜지스터는 콜렉터 근처의 베이스로 형성된 자기 터널층을 구비하며, 이러한 콜렉터는 n-형 GaAs 기판으로 형성된다. 이러한 스핀 트랜지스터는 쇼트키 장벽 다이오드 구조를 가진다. 알류미늄층이 베이스 상면에 형성되어 산화알류미늄(Al2O3)층으로 산화된다. 이미터가 산화알류미늄층 상면에 형성되어, 또 하나의 쇼트키 장벽 다이오드 구조가 형성된다. 상술한 구조는 스핀 트랜지스터의 제조상의 기존 문제점들을 감소시켜서, 스핀 트랜지스터의 소형화를 용이하게 하고 그 자기 전류 변동률을 증가시킬 수 있다. 예를 들면, 이러한 구조를 통해 낮은 온도(예: 77 Kenvin)에서 3,400% 이상의 전류 변동률을 얻을 수 있다. 그러나, GaAs 기판은 원가가 비싸며 산화알류미늄층이 비균일한 층으로 형성될 수 있다. 또한, 상술한 스핀 트랜지스터는 산화알루미늄층에 포함된 산화알루미늄에 대한 손상을 감소시키거나 방지하기 위하여 낮은 전류 입력을 필요로 한다. 따라서, 낮은 전류 입력만이 상술한 스핀 트랜지스터에 사용될 수 있으므로, 스핀 트랜지스터의 전류 출력도 감소될 수 있어, 그것의 저전류 에플리케이션에서의 활용도를 제한하게 된다. 더욱이, 상술한 스핀 트랜지스터는 허용가능한 정도의 자기 전류 변동률을 제공하기 위하여 낮은 온도에서만 작동될 필요가 있다.
또 다른 형태의 스핀 트랜지스터는 자기 터널 트랜지스터를 구비하여, 이중 전위 에너지 장벽 스핀 트랜지스터의 동작 온도를 증가시킬수 있다. 상온(ambient temperature)에서, 상기 스핀 트랜지스터는 최대 1μA의 전류 출력을 제공할 수 있으며, 자기 전류 변동률이 최대 64%까지 증가될 수 있다. 이러한 스핀 트랜지스터 에서, 3nm의 코발트-철 합금층(Co84Fe16)이 n-형 GaAs 기판으로 형성된 이미터 상면에서 베이스로서 형성된다. 산화알루미늄층으로 산화되는 알루미늄층은 코발트-철 합금층(즉, 베이스) 상면에 형성된다. 5nm의 Co84Fe16층은 산화알루미늄층 상면에 이미터로서 형성된다. 피닝(pinning)층 상기 이미터 상면에 코팅된다. 피닝층은 반강자성체 (anti-ferromagnetic) Ir22Mn78를 포함한다. 피닝층은 이미터의 자기 쌍극자를 피닝할 수 있다. 피닝층은 5nm의 탄탈륨(tantalum: Ta)층으로 덮혀진다. 베이스의 자기 쌍극자는 에이터의 자기 쌍극자에 영향을 주지 않으면서 변경될 수 있다. 따라서, 주입된 전자의 스핀 방향이 제어될 수 있다.
그러나, 상술한 종래의 스핀 트랜지스터는 GaAs기판을 포함할 수 있다. 이러한 GaAs기판은 비용이 많이 든다. 더욱이, 산화알루미늄층은 비균일한 층으로 형성될 수 있다. 높은 전류 변동률을 가지는 자기 저항 소자는, 고품질의(즉, 균일한)층을 필요로 하며 그 균일한 산화알루미늄층을 제조하기가 어렵기 때문에, 그 제조 공정상의 복잡성이 증가된다는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 바와 같은 종래 기술의 문제점을 해결할 수 있는 스핀 트랜지스터 및 그 형성 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 스핀 트랜지스터는, 제1 저항을 가지는 이미터; 전위 장벽을 제공하기 위한 콜렉터; 및 상기 이미터와 상기 콜렉터를 결합하기 위한 베이스를 포함하며, 상기 콜렉터가 유일한 전위 장벽임을 특징으로 한다.
본 발명의 다른 실시예에 따른 스핀 트랜지스터는, 전위 장벽을 제공하기 위한 콜렉터; 및 제1 자기저항 소자를 형성하는 이미터와 베이스를 포함하며, 상기 콜렉터는 유일한 전위 장벽이고, 상기 이미터 및 베이스는 제1 가변 저항 및 자기장에 좌우되는 제2 가변 저항을 구비하며, 상기 베이스가 상기 이미터와 상기 콜렉터의 사이에 게재되어 상기 이미터와 상기 콜렉터를 연결함을 특징으로 한다.
본 발명의 일 실시예에 따른 스핀 트랜지스터 형성 방법은, 콜렉터를 전위 장벽으로서 형성하는 단계를 포함하며, 상기 콜렉터가 상기 스핀 트랜지스터의 유일한 전위임을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 스핀 트랜지스터는, 전위 장벽을 제공하기 위한 콜렉터를 포함하며, 상기 콜렉터가 유일한 전위 장벽임을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 스핀 트랜지스터를 도시하는 개략도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따르면, 스핀 트랜지스터(100)는 이미터(110), 베이스(120), 베이스 저항(121), 콜렉터(130) 및/또는 오믹콘택(ohmic contact)층을 포함할 수 있다.
본 발명의 다른 실시예에 있어서, 이미터(110)는 자기저항 장치를 포함할 수 있다.
본 발명의 또 다른 실시예에 있어서, 에이터(110)는 적어도 하나의 자기층으로 형성된 자기저항 장치를 포함할 수 있다. 상기 적어도 하나의 자기층은 대응하는 적어도 하나의 저항을 제공할 수 있다. 상기 적어도 하나의 자기층은 외부 자기장의 특성에 따라 좌우될 수 있다.
본 발명의 또 다른 실시예에 있어서, 콜렉터(130)는 수동 소자일 수 있다.
본 발명의 또 다른 실시예에 있어서, 상기 수동 소자(즉, 콜렉터(130))는 모든 형태의 다이오드 및/또는 저항일 수 있다.
본 발명의 또 다른 실시예에 있어서, 상기 다이오드는 p-n 접합 다이오드, p-i-n 다이오드, 쇼트키 다이오드, 수평 도핑 장벽 다이오드(planar-doped-barrier diode), 터널 다이오드, 공명-터널링 다이오드, 밴드간 공명 터널링 다이오드(resonant-interband-tunneling diode), 실공간 전달 다이오드(real-space-transfer diode), 이종구조 열전자 다이오드(heterostructure hot-electron diode), 충격-이온화-애벌런치 천이시간 다이오드(impact-ionization-avalanche transit-time diode), 장벽-주입 통과시간 다이오드(barrier-injection transit-time diode), p-i-n 포토다이오드, 쇼트키 장벽 포토다이오드 및/또는 애벌런치 포토다이오드일 수 있다.
본 발명의 또 다른 실시예에 있어서, 콜렉터(130)는 p-n 다이오드를 포함할 수 있다. 상기 p-n 다이오드는 p-n 접합을 포함해서 단일 전위 장벽을 제공할 수 있다.
본 발명의 또 다른 실시예에 있어서, 콜렉터(130)는 오믹콘택층(131)으로 코팅될 수 있다.
본 발명의 또 다른 실시예에 있어서, 상기 오믹콘택층(131)은 금을 포함할 수 있다.
본 발명의 또 다른 실시예에 있어서, 베이스(120)는 이미터(110)와 콜렉터(130) 사이에 형성되어 이미터(110)와 콜렉터(130)를 결합할 수 있다.
본 발명의 또 다른 실시예에 있어서, 베이스 저항(121)은 베이스에 연결될 수 있다.
본 발명의 또 다른 실시예에 있어서, 상기 자기저항 장치는 터널링 자기저항 장치, 스핀 밸브 소자, 또는 자이언트(giant) 자기저항 소자일 수 있다.
본 발명의 또 다른 실시예에 있어서, 스핀 트랜지스터(100)의 콜렉터(130)의 전류 변동률은 측정될 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 스핀 트랜지스터와 그 측정 장치를 도시하는 도면이다.
도 2에 도시된 바와 같이, 본 발명의 또 다른 실시예에 있어서, 측정 장치(200)는 콜렉터(130)의 전류 출력을 측정하도록 구성된 암페어 미터(ampere meter)(160)를 포함할 수 있다. 측정 장치(200)는 예를 들어 이미터(110)와 베이스(120)에 각각 전압을 인가하도록 구성된 하나 이상의 전압 소스들(140, 150)을 포함할 수 있다. 상기 전압 소스와 암페어 미터는 당업계에서 잘 알려진 사항으로서 편의를 위해 그 상세한 설명은 생략한다.
본 발명의 또 다른 실시예에 있어서, 전압 소스들(140, 150)로부터의 전압 VE 및 VB는 이미터(110)와 베이스(120)에 각각 인가될 수 있다. 입력된 이미터 전류는 자기저항 장치의 저항에 의해 구분되는 이미터-베이스 전압 VEB에 따라 좌우될 수 있다. 따라서, 자기저항 장치의 저항은 인가되는 다양한 자기장들에 따라 변경될 수 있다. 자기저항 장치의 저항은 다양한 입력 전류들과 대응되는 출력 전류들을 제공하기 위하여 상기 인가되는 자기장의 세기에 의해 제어될 수 있다.
본 발명의 또 다른 실시예에 있어서, 상기 단일 전위 장벽을 포함함으로서 스핀 트랜지스터의 구조를 단순화할 수 있다.
본 발명의 또 다른 실시예에 있어서, 스핀 트랜지스터의 구성요소들을 형성하는 공정은 반도체 공정에 포함될 수 있다.
본 발명의 또 다른 실시예에 있어서, 이미터(110), 베이스(120) 및 콜렉터(130)는 반도체 기판, 유리 기판, 또는 플라스틱 기판에 형성될 수 있다.
본 발명의 또 다른 실시예에 있어서, 상기 반도체 기판은 실리콘 기판 또는 GaAs 기판일 수 있다. 이러한 구조는 입력 전류를 증가시켜 출력 전류를 증가시킴으로써 콜렉터(130)의 전류 변동률을 증가시킬 수 있다.
본 발명의 또 다른 실시예에 있어서, 터널링 자기저항 장치는 상온에서의 전류 변동률 측정을 위해 포함될 수 있다.
본 발명의 또 다른 실시예에 있어서, 상기 터널링 자기저항 장치는 제1 강자성체층, 절연층 및/또는 제2 강자성체층을 포함하는 라미네이트(laminate) 구조를 구비할 수 있다.
본 발명의 또 다른 실시예에 있어서, 베이스(120)는 제1 강자성체층을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 2의 측정 장치에 의해 측정된 전류 변동률 측정 결과를 도시하는 그래프이다.
도 3에 도시된 바와 같이, 본 발명의 또 다른 실시예에 있어서, 베이스 저항은 2000Ω이며, 이미터 전압은 600mV이고, 베이스 전압은 0V일 수 있다. 전류 변동률은 도 3의 그래프를 통해 얻을 수 있다. 이미터 전류 IE는 91.5nA에서 83.6nA로 감소될 수 있으며, 이미터(110)의 전류 변동률은 9.45% 만큼 증가될 수 있다. 베이스 전류 IB는 46.6nA에서 41.3nA로 감소될 수 있으며, 베이스(120)의 전류 변동률은 12.8% 만큼 증가될 수 있다. 콜렉터 전류 IC는 46.5nA에서 41.2nA로 감소될 수 있으며, 콜렉터(130)의 전류 변동률은 12.7% 만큼 증가될 수 있다.
도 4는 본 발명의 일 실시예에 따른 도 2의 측정 장치에 의해 측정된 전류 변동률 측정 결과를 도시하는 다른 그래프이다.
도 4에 도시된 바와 같이, 본 발명의 또 다른 실시예에 있어서, 베이스 저항은 100,000Ω이며, 이미터 전압은 65mV이고, 베이스 전압은 0V일 수 있다. 전류 변동률은 도 4의 그래프를 통해 얻을 수 있다. 이미터 전류 IE는 97.8nA에서 90.6nA로 감소될 수 있으며, 이미터(110)의 전류 변동률은 8% 만큼 증가될 수 있다. 베이스 전류 IB는 17.86nA에서 15.72nA로 감소될 수 있으며, 베이스(120)의 전류 변동률 은 13.6% 만큼 증가될 수 있다. 콜렉터 전류 IC는 80.3nA에서 74.8nA로 감소될 수 있으며, 콜렉터(130)의 전류 변동률은 7.5% 만큼 감소될 수 있다. 따라서, 도 3의 그래프에서 도시된 측정 결과와 비교해 볼때, 도 4의 그래프에서 도시된 강자성체 전류 변동률은 베이스 저항, 이미터 전압 및/또는 베이스 전압을 변경함으로써 조절될 수 있다.
도 5는 본 발명의 일 실시예에 따른 도 2의 측정 장치에 의해 측정된 전류 변동률 측정 결과를 도시하는 또 다른 그래프이다.
도 5에 도시된 바와 같이, 본 발명의 또 다른 실시예에 있어서, 스핀 자기저항 장치는 상온에서의 전류 변동률 측정을 위해 사용될 수 있다. 베이스(120)는 상기 스핀 자기저항 장치와 수동 소자 사이에 배치될 수 있다.
본 발명의 또 다른 실시예에 있어서, 베이스 저항은 1000Ω이며, 이미터 전압은 1.26V이고, 베이스 전압은 0V일 수 있다. 전류 변동률은 도 5의 그래프를 통해 얻을 수 있다. 이미터 전류 IE는 5.15mA에서 5.03mA로 감소될 수 있으며, 이미터(110)의 전류 변동률은 2.28% 만큼 증가될 수 있다. 베이스 전류 IB는 4.68mA에서 4.61mA로 감소될 수 있으며, 베이스(120)의 전류 변동률은 1.52% 만큼 증가될 수 있다. 콜렉터 전류 IC는 0.46mA에서 0.41mA로 감소될 수 있으며, 콜렉터(130)의 전류 변동률은 11% 만큼 증가될 수 있다.
도 6은 본 발명의 일 실시예에 따른 도 2의 측정 장치에 의해 측정된 전류 변동률 측정 결과를 도시하는 또 다른 그래프이다.
도 6에 도시된 바와 같이, 본 발명의 또다른 실시예에 있어서, 이미터 전압은 1V로 조절될 수 있으며, 베이스 저항은 100Ω으로 유지될 수 있고, 베이스 전압은 0V로 유지될 수 있다. 전류 변동률은 도 6의 그래프를 통해 얻을 수 있다. 이미터 전류 IE는 3.988mA에서 3.922mA로 감소될 수 있으며, 이미터(110)의 전류 변동률은 1.716% 만큼 증가될 수 있다. 베이스 전류 IB는 3.964mA에서 3.906mA로 감소될 수 있으며, 베이스(120)의 전류 변동률은 1.502% 만큼 증가될 수 있다. 콜렉터 전류 IC는 20μA에서 10.28μA로 감소될 수 있으며, 콜렉터(130)의 전류 변동률은 94.55% 만큼 증가될 수 있다.
본 발명의 또다른 실시예에 있어서, 스핀 트랜지스터는 단일 전위 장벽의 상용으로 인해 증가된 출력 전류 및 증가된 전류 변동률로 상온에서 사용될 수 있다. 상기 출력 전류, 전류 변동률 및 전류 이득은 이미터 전압, 베이스 전압 및 베이스 저항 중 적어도 하나를 변경함으로써 조절될 수 있다. 따라서, 본 발명의 실시예들에 따른 스핀 트랜지스터는 출력 전류, 전류 변동률 및/또는 전류 이득에 대해 다양한 요구조건들을 가지는 에플리케니션들에 사용될 수 있다.
본 발명의 실시예들을 설명하였으나, 본 발명은 많은 방법으로 변형이 가능하다는 것은 당연하다. 예를 들어, 도 3 내지 도 6이 다양한 스핀 트랜지스터 예들의 측정된 전류 특성의 그래프를 나타낸다. 그러나, 이러한 그래프들이 특정 예로써 사용되더라도, 입력 전류, 전압 및/또는 저항은 다양한 스핀 트랜지스터들을 제공하기 위해 사용될 수 있는 것으로 이해하여야 한다.
이러한 변형은 본 발명의 실시예들의 사상 및 범위를 벗어나지 않는 것으로 여겨지며, 이러한 모든 변경은 청구항들의 범위 내에 포함된다는 것은 본 기술이 속하는 기술분야의 통상의 지식을 가진 자에게는 당연할 것이다.
상술한 바와 같이, 본 발명에 따른 스핀 트랜지스터의 출력 전류, 전류 변동률 및 전류 이득은 이미터 전압, 베이스 전압 및 베이스 저항 중 적어도 하나를 변경함으로써 조절될 수 있다. 따라서, 본 발명의 실시예들에 따른 스핀 트랜지스터는 출력 전류, 전류 변동률 및/또는 전류 이득에 대해 다양한 요구조건들을 가지는 에플리케니션들에 사용될 수 있다.

Claims (35)

  1. 제1 저항을 가지는 이미터;
    전위 장벽을 제공하기 위한 콜렉터; 및
    상기 이미터와 상기 콜렉터를 결합하기 위한 베이스를 포함하며,
    상기 콜렉터가 유일한 전위 장벽임을 특징으로 하는 스핀 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 저항은 자기장에 의해 조절됨을 특징으로 하는 스핀 트랜지스터.
  3. 제1항에 있어서,
    상기 콜렉터는 수동 소자임을 특징으로 하는 스핀 트랜지스터.
  4. 제1항에 있어서,
    바이어스를 제공하기 위한 상기 베이스에 연결되는 베이스 저항을 더 포함함을 특징으로 하는 스핀 트랜지스터.
  5. 제1항에 있어서,
    상기 이미터는 자기저항 소자임을 특징으로 하는 스핀 트랜지스터
  6. 제5항에 있어서,
    상기 이미터가 적어도 하나의 자기층을 포함함을 특징으로 하는 스핀 트랜지스터.
  7. 제5항에 있어서,
    상기 이미터가 터널링 자기저항 소자, 자기저항 소자, 및 자이언트 자기저항 소자 중 적어도 하나를 포함함을 특징으로 하는 스핀 트랜지스터.
  8. 제1항에 있어서,
    상기 콜렉터가 다이오드 및 저항 중 적어도 하나를 포함함을 특징으로 하는 스핀 트랜지스터.
  9. 제8항에 있어서,
    상기 다이오드가 p-n 접합 다이오드, p-i-n 다이오드, 쇼트키 다이오드, 수평 도핑 장벽 다이오드(planar-doped-barrier diode), 터널 다이오드, 공명-터널링 다이오드, 밴드간 공명 터널링 다이오드(resonant-interband-tunneling diode), 실공간 전달 다이오드(real-space-transfer diode), 이종구조 열전자 다이오드(heterostructure hot-electron diode), 충격-이온화-애벌런치 천이시간 다이오드(impact-ionization-avalanche transit-time diode), 장벽-주입 통과시간 다이오드(barrier-injection transit-time diode), p-i-n 포토다이오드, 쇼트키 장벽 포토 다이오드 및/또는 애벌런치 포토다이오드 중 적어도 하나를 포함함을 특징으로 하는 스핀 트랜지스터.
  10. 제1항에 있어서,
    상기 콜렉터에 연결된 오믹콘택층을 더 포함함을 특징으로 하는 스핀 트랜지스터.
  11. 제10항에 있어서,
    상기 오믹콘택층이 외부 전기 연결을 제공함을 특징으로 하는 스핀 트랜지스터.
  12. 제1항에 있어서,
    상기 이미터, 베이스 및 콜렉터 중 적어도 하나가 반도체 기판에 형성됨을 특징으로 하는 스핀 트랜지스터.
  13. 전위 장벽을 제공하기 위한 콜렉터; 및
    제1 자기저항 소자를 형성하는 이미터와 베이스를 포함하며,
    상기 콜렉터는 유일한 전위 장벽이고, 상기 이미터 및 베이스는 제1 가변 저항 및 자기장에 좌우되는 제2 가변 저항을 구비하며, 상기 베이스는 상기 이미터와 상기 콜렉터의 사이에 게재되어 상기 이미터와 상기 콜렉터를 연결함을 특징으로 하는 스핀 트랜지스터.
  14. 제13항에 있어서,
    상기 콜렉터가 제2 자기 소자임을 특징으로 하는 스핀 트랜지스터.
  15. 제13항에 있어서,
    상기 콜렉터는 제2 가변 저항을 포함하며, 상기 제2 가변 저항은 상기 자기장에 좌우됨을 특징으로 하는 스핀 트랜지스터.
  16. 제13항에 있어서,
    적어도 하나의 자기층이 상기 콜렉터에 형성됨을 특징으로 하는 스핀 트랜지스터.
  17. 제13항에 있어서,
    베이스에 연결된 베이스 저항을 더 포함함을 특징으로 하는 스핀 트랜지스터.
  18. 제17항에 있어서,
    상기 베이스 저항이 바이어스를 제공함을 특징으로 하는 스핀 트랜지스터.
  19. 제18항에 있어서,
    상기 적어도 하나의 자기층은 상기 콜렉터에 인접하는 강자성체층을 포함함을 특징으로 하는 스핀 트랜지스터.
  20. 제13항에 있어서,
    상기 베이스가 강자성체층임을 특징으로 하는 스핀 트랜지스터.
  21. 제13항에 있어서,
    상기 제1 자기저항 소자가 터널링 자기저항 소자, 자기저항 소자, 및 자이언트 자기저항 소자 중 적어도 하나를 포함함을 특징으로 하는 스핀 트랜지스터.
  22. 제14항에 있어서,
    상기 제2 자기저항 소자가 터널링 자기저항 소자, 자기저항 소자, 및 자이언트 자기저항 소자 중 적어도 하나를 포함함을 특징으로 하는 스핀 트랜지스터.
  23. 제13항에 있어서,
    상기 콜렉터가 다이오드 및 저항 중 적어도 하나를 포함함을 특징으로 하는 스핀 트랜지스터.
  24. 제23항에 있어서,
    상기 다이오드가 p-n 접합 다이오드, p-i-n 다이오드, 쇼트키 다이오드, 수평 도핑 장벽 다이오드(planar-doped-barrier diode), 터널 다이오드, 공명-터널링 다이오드, 밴드간 공명 터널링 다이오드(resonant-interband-tunneling diode), 실공간 전달 다이오드(real-space-transfer diode), 이종구조 열전자 다이오드(heterostructure hot-electron diode), 충격-이온화-애벌런치 천이시간 다이오드(impact-ionization-avalanche transit-time diode), 장벽-주입 통과시간 다이오드(barrier-injection transit-time diode), p-i-n 포토다이오드, 쇼트키 장벽 포토다이오드 및/또는 애벌런치 포토다이오드 중 적어도 하나를 포함함을 특징으로 하는 스핀 트랜지스터.
  25. 제13항에 있어서,
    상기 콜렉터에 연결된 오믹콘택층을 더 포함함을 특징으로 하는 스핀 트랜지스터.
  26. 제25항에 있어서,
    상기 오믹콘택층이 외부 전기 연결을 제공함을 특징으로 하는 스핀 트랜지스터.
  27. 제13항에 있어서,
    상기 이미터, 베이스 및 콜렉터 중 적어도 하나가 반도체 기판에 형성됨을 특징으로 하는 스핀 트랜지스터.
  28. 스핀 트랜지스터를 형성하는 방법에 있어서,
    콜렉터를 전위 장벽으로서 형성하는 단계를 포함하며,
    상기 콜렉터는 상기 스핀 트랜지스터의 유일한 전위임을 특징으로 하는 상기 스핀 트랜지스터 형성 방법.
  29. 제28항에 있어서,
    이미터와 베이스를 자기저항 소자로서 형성하는 단계를 더 포함하며,
    상기 이미터와 베이스는 가변 저항을 가지고, 상기 가변 저항은 자기장에 좌우되며, 상기 베이스는 상기 이미터와 콜렉터 사이에 게제되어 상기 이미터와 콜렉터를 연결함을 특징으로 하는 스핀 트랜지스터 형성 방법.
  30. 전위 장벽을 제공하기 위한 콜렉터를 포함하고,
    상기 콜렉터는 유일한 전위 장벽임을 특징으로 하는 스핀 트랜지스터.
  31. 제30항에 있어서,
    제1 자기저항 소자인 이미터와 베이스를 더 포함하며,
    상기 이미터 및 베이스는 제1 가변 저항 및 자기장에 좌우되는 제2 가변 저항을 구비하며, 상기 베이스는 상기 이미터와 상기 콜렉터의 사이에 게재되어 상기 이미터와 상기 콜렉터를 연결하는 것을 특징으로 하는 스핀 트랜지시터.
  32. 제30항에 있어서,
    상기 베이스에 연결되는 베이스 저항을 더 포함함을 특징으로 하는 스핀 트랜지스터.
  33. 제32항에 있어서,
    상기 베이스 저항이 바이어스를 제공함을 특징으로 하는 스핀 트랜지스터.
  34. 제30항에 있어서,
    제1 가변 저항이며 가변 저항을 가지는 이미터를 더 포함하며, 상기 가변 저항이 자기장에 좌우됨을 특징으로 하는 스핀 트랜지스터.
  35. 제34항에 있어서,
    상기 베이스에 연결되어 바이어스를 제공하는 베이스 저항을 더 포함함을 특징으로 하는 스핀 트랜지스터.
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