KR20060042013A - 유기박막트랜지스터 - Google Patents

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Abstract

본 발명은 유기물 층을 갖는 유기 트랜지스터를 제공한다. 본 발명에서 상기 유기물 층은 하기 화학식 1로 표현되는 화합물 중 적어도 하나를 포함한다.
[화학식 1]
Figure 112005008214813-PAT00001
유기 트랜지스터, 유기물 층, 소스 전극, 드레인 전극, 전기적 접촉

Description

유기박막트랜지스터{Organic Thin Film Transistor}
도 1은 유기 트랜지스터의 단면의 개략도이다.
도 2 내지 4는 본 발명의 실시예에 따른 유기물 층을 갖는 유기 트랜지스터 각각의 단면의 개략도이다.
도 5는 본 발명의 실시예에 따라 도 2에서와 같은 유기물 층을 갖는 유기 트랜지스터의 상면(top view)의 개략도이다.
도 6은 본 발명의 일 실시예에 따른 유기 트랜지스터의 단면의 개략도이다.
도 7 내지 10은 각각 실시예 1, 2 및 비교예 1, 2에서 제조된 유기 트랜지스터에서, 특정의 게이트 전압(VG)에서 드레인-소스 전압(drain-source voltage; VDS)에 대한 드레인-소스 전류(drain-source current; IDS)의 특성 그래프이다.
도 11 및 12는 펜타센 트랜지스터(pentacene transistor)에서 VG에 대한 (IDS)1/2 의 특성 그래프이다.
<부호의 간단한 설명>
지시번호 11은 드레인 전극, 12는 절연층, 13은 기판, 14는 반도체 층, 15는 소스 전극, 16은 게이트 전극, 17은 유기물층을 나타낸다. 도 5에서 W와 L은 각각 유기 트랜지스터 채널의 폭과 길이를 나타낸다.
본 발명은 유기 트랜지스터에 사용될 수 있는 새로운 유기물질에 대한 것이다. 보다 상세하게는, 본 발명은 유기 박막 트랜지스터(organic thin film transistors)에서 반도체층(semi-conducting layer)과 전극(electrodes) 사이의 오옴성 접촉(ohmic contact; 전기적 접촉)을 용이하게 하는 새로운 유기 화합물, 상기 유기 화합물을 포함하는 유기 박막 트랜지스터 및 유기 박막 트랜지스터에서의 상기 화합물의 용도에 대한 것이다.
박막형태의 전계효과 트랜지스터(field-effect transistor; FET)는 마이크로 전자공학 분야에서 기본이 되는 구조체이다. 이러한 FET는 세 개의 전극(즉, 소스 전극, 드레인 전극, 및 게이트 전극), 절연층 및 반도체 층을 갖는다. FET는, 상기 반도체 층이 상기 두개의 전극, 즉 소스 전극과 드레인 전극 사이의 도전성 채널인 경우에 커패시터(capacitor)로서 작용을 한다. 상기 채널에서 전하 캐리어(charge carrier)의 농도는 게이트 전극을 통하여 인가되는 전압에 의하여 조정되며, 그 결과 소스 전극과 드레인 전극 사이의 전기 전하의 흐름은 상기 게이트 전극을 통하여 인가되는 전압에 의하여 조절될 수 있다.
최근, 유기 반도체성 물질을 사용하는 FET에 대하여 관심이 높아지고 있다. FET에서 유기 반도체성 물질을 사용하는 경우, 스크린 프린팅(screen-printing), 잉크젯 프린팅(ink-jet printing) 또는 마이크로접촉 프린팅(micro-contact printing)과 같은 프린팅 방법에 의하여 전자 소자를 제조할 수 있다. 또한, 이러한 물질들을 이용할 경우에는 종래 통상적인 무기 반도체성 물질을 사용할 때와 비교하여, 훨씬 낮은 기판 온도 및 진공이 거의 필요없는 상태에서도 공정이 진행될 수 있다. 따라서 FET를 포함하여 유기 반도체성 물질을 사용하는 전자 소자는, 무기 반도체성 물질을 사용하는 경우와 비교하여, 그 제조조건이 매우 유연하고 비용이 적게 들 수 있다.
1980년대 이후에는 작은 분자, 고분자 및 올리고머와 같은 유기 물질들을 FET에서의 유기 반도체성 물질로 사용하기 위하여 연구하였다. 이러한 분야에서의 연구결과, FET에서 전하 캐리어의 이동성(charge carrier mobility) 관점에서 볼 때, 유기 FET의 성능(performance)이 10-5 cm2 /Vs 에서 1 cm2 /Vs 까지 상승되었다(J. M. Shaw, P. F. Seidler, IBM J. Res. & Dev., Vol. 45, 3 (2001)). 유기 트랜지스터의 성능은 현재 무정형 실리콘 트랜지스터(amorphous silicon transistor)의 성능에 필적할 정도이며, 그 결과 이러한 유기 트랜지스터는 전자종이(E-paper), 스마트 카드(smart card) 또는 디스플레이 장치에까지 적용될 수 있다.
반도체성 유기 물질을 사용하여 제조될 수 있는 주요 전자 소자로는 유기발광 다이오드(organic light emitting diodes), 유기 태양전지(organic solar cells) 및 유기 트랜지스터(organic transistor)를 포함한다. 이러한 소자에서 상기 반도체성 유기 물질과 전극 사이의 전기적 접촉은 상기 소자의 성능을 향상시키 는 데 있어서 매우 중요하다. 예를 들어, 유기 발광 다이오드의 성능을 향상시키기 위하여, 반도체 층과 전극 사이에 정공 주입(hole-injection)층이나 전자 주입(electron-injection)층과 같은 전하 캐리어(charge-carrier) 주입층이 도입된다. 비록 유기 트랜지스터의 작동방식이 상기 유기 발광 다이오드의 작동방식과 다르기는 하지만, 유기 트랜지스터에 있어서도 상기 반도체층과 소스 및 드레인 전극 사이의 전기적 접촉은 상기 유기 트랜지스터의 성능에 상당한 영향을 미친다.
한편, 유기 트랜지스터의 성능은 소스/드레인 물질에 의존한다는 것이 보고되어 왔다(Y.Y. Lin et al. Materials Research Society Symposium Proceedings (1996), 413 (Electrical, Optical, and Magnetic Properties of Organic Solid State Materials Ⅲ), 413-418. CODEN: MRSPDH ISSN: 0272-9172). 상기 보고서에 따르면, 비교적 낮은 일함수(work function)를 갖는 금속(예를 들어, Al)은 유기 트랜지스터에서 전극으로서 상당히 열등한 성능을 보인 반면, 높은 일함수를 갖는 금속들(예를 들어, Pd, Pt 또는 Au)은 우수한 성능을 보였다. 따라서, 대부분의 유기 트랜지스터에서는 금과 같이 높은 일함수를 갖는 금속이 소스/드레인 전극으로 사용되었다. 그러나, 상기와 같이 높은 일함수를 갖는 금속들은 귀금속에 해당하여 가격이 비싸고 공업적인 방법에 의하여 공정을 수행하기가 어렵기 때문에, 유기 트랜지스터에 있어서 이들의 적용 및 그 구조가 제한적이다.
이에 본 발명자들은 유기 트랜지스터에 있어서 상기 반도체층과 소스 또는 드레인 전극 사이의 전기적 접촉을 향상시킬 수 있는 방법에 대하여 연구하였다.
또한, 유기 트랜지스터의 소스전극이나 드레인 전극용 재료로서 가격이 저렴한 물질을 사용할 수 있도록 하는 방법에 대하여 연구하였다. 즉, 상기 유기 트랜지스터의 소스전극이나 드레인 전극용 재료로서, 일함수가 비교적 낮더라도 가격이 저렴한 물질을 사용할 수 있도록 하기 위하여 연구하였다.
본 발명은, 반도체층과 소스 전극 및 드레인 전극 중 적어도 하나와의 사이에서 안정한 계면을 형성하여 상기 반도체층과 상기 전극 사이의 오옴성 전기적 접촉을 용이하게 할 수 있고, 유기 트랜지스터의 성능을 향상시킬 수 있는 유기 물질을 포함하는 유기 트랜지스터를 제공한다.
본 발명은 또한, 상기 반도체성층과 소스전극 및 드레인 전극 중 적어도 하나와의 사이에 유기물 층을 도입함으로써, 상기 소스전극 또는 드레인 전극의 재료로서 다양한 물질을 사용할 수 있는 유기 트랜지스터를 제공한다.
본 발명은 또한, 화학식 1로 표현되는 화합물 중 적어도 하나를 갖는 유기물 층을 포함하는 유기 트랜지스터를 제공한다.
Figure 112005008214813-PAT00002
본 발명은 또한, 반도체층과 소스전극 및 드레인 전극 중 적어도 하나와의 사이에 삽입된 유기물 층을 포함하는 유기 트랜지스터로서, 상기 유기물 층은 상기 화학식 1로 표현되는 화합물 중 적어도 하나를 포함하는 유기 트랜지스터를 제공한다.
본 발명은 또한, 반도체층과 소스/드레인 전극 사이의 전기적 접촉을 향상시키기 위하여 상기 반도체층과 상기 소스전극 및 드레인 전극 중 적어도 하나와의 사이에 유기물 층을 삽입하는 것을 포함하는 유기 트랜지스터의 제조방법으로서, 상기 유기물 층은 화학식 1로 표현되는 화합물 중 적어도 하나를 포함하는 제조방법을 제공한다.
이하 본 발명을 보다 상세히 설명한다.
하기에서는 본 발명을 설명하기에 가장 적절하다고 판단되는 바람직한 예시들을 중심으로만 설명하였다. 그렇지만, 일반적으로 알 수 있는 바와 같이, 본 발명의 범위를 벗어나지 않는 범위에서 본 발명에 대한 다양하고도 자명한 변형이 가능하다.
본 발명은, 하기 화학식 1로 표현되는 화합물 중 적어도 하나를 포함하는 유기물 층이 반도체층과 소스전극 및 드레인 전극 중 적어도 하나와의 사이에 배치된 유기 트랜지스터를 제공한다.
[화학식 1]
Figure 112005008214813-PAT00003
상기 화학식 1에서 상기 R1-R6은 각각 독립적으로, 수소, 할로겐, 나이트릴(-CN), 니트로(-NO2), 술포닐(-SO2R), 술폭사이드(SOR), 술폰아미드(-SO2NR), 술포네이트(-SO3R), 트리플루오로메틸(-CF3), 에스테르(CO-OR), 아미드 (-CO-NHR 또는 -CO-NRR'), 치환되거나 치환되지 않은 직쇄형 또는 가지형의 C1-C12의 알콕시, 치환되거나 치환되지 않은 직쇄형 또는 가지형의 C1-C12의 알킬, 치환되거나 치환되지 않은 방향족 또는 비방향족 헤테로고리형 화합물, 치환되거나 치환되지 않은 아릴, 치환되거나 치환되지 않은 모노- 또는 디- 아릴 아민, 및 치환되거나 치환되지 않은 알킬-치환되거나 치환되지 않은 아릴 아민으로 이루어진 군에서 선택될 수 있다.
상기 치환기에서, R 및 R'는 예를 들어, 치환되거나 치환되지 않은 C1-C60의 알킬, 치환되거나 치환되지 않은 아릴, 치환되거나 치환되지 않은 5-7 원자의 헤테로고리 화합물이다. 상기 치환된 C1-C60의 알킬, 아릴 및 헤테로 고리형 화합물은, 선택적으로 하나 이상의 아민, 아미드, 에테르 및 에스테르 기로 치환될 수 있다. 한편, 상기 R1-R6는 각각 독립적으로 치환되거나 치환되지 않은 전자 끄는 기(electron withdrawing groups)로부터 선택된 것일 수 있는데, 이는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들에게 잘 알려져 있다.
상기 아릴기는 페닐, 바이페닐(biphenyl), 터페닐(terphenyl), 벤질(bezyl), 나프틸(naphtyl), 안트라세닐(antracenyl), 테트라세닐(tetracenyl), 펜타세닐(pentacenyl), 페릴레닐(perylenyl) 및 코로네닐(coronenyl) 기를 포함하며, 이들은 단독 또는 다중적으로 치환되거나 치환되지 않은 것이다.
화학식 1로 표현되는 화합물의 비제한적인 예로서 하기 화학식 2a 내지 2g로 표현되는 화합물들이 있다.
Figure 112005008214813-PAT00004
Figure 112005008214813-PAT00005
Figure 112005008214813-PAT00006
Figure 112005008214813-PAT00007
Figure 112005008214813-PAT00008
Figure 112005008214813-PAT00009
Figure 112005008214813-PAT00010
하기에서는, 도면을 참고하여 본 발명을 보다 구체적으로 설명한다.
도 1을 참고할 때, 유기 트랜지스터는 소스 전극 15, 드레인 전극 11 및 게이트 전극 16이라고 불리는 세 개의 단자를 갖는 전자소자이다. 이러한 유기 트랜지스터에 대하여는 수없이 많은 다양한 형태의 구조가 존재한다. 본 발명을 이용하는 몇 가지 예시가 도 2-4에 도시되어 있다. 도 1에서 보는 바와 같이, 기판 13위에 게이트 전극 16이 패터닝되고 그 위에 절연층 12가 형성된다. 이어, 상기 절연 층 12 위에 반도체(p-형 또는 n-형) 층 14가 형성된 후, 상기 반도체 층 14와 절연층 12위에 소스/드레인 전극이 형성된다.
본 발명의 일례에 따르면, 상기 화학식 1로 표현되는 화합물 중 적어도 하나 포함하는 유기물 층 17은, 반도체 층 14와 소스전극 및 드레인 전극과의 사이(도 2), 반도체 층 14와 소스 전극 15와의 사이(도 3), 또는 반도체 층 14와 드레인 전극 11과의 사이(도 4)에 삽입된다. 게이트 전극 16에 전압을 인가함으로써 전하 캐리어(charge-carrier)가 반도체 층 14에 형성될 수 있다. 예를 들어, 음성 게이트 전압(negative gate voltage)을 이용하면 양전하 캐리어(정공)가 p-형 반도체 층에 형성될 수 있으며, 양성 게이트 전압(positive gate voltage)을 이용하면 음전하 캐리어(전자)가 n-형 반도체 층에 형성될 수 있다. 반도체 층에서의 전하 캐리어의 밀도는 게이트 전압에 의하여 조절될 수 있기 때문에, 소스 전극과 드레인 전극 사이의 전류의 흐름은 게이트 전극으로 인가되는 전압에 의하여 조절될 수 있다.
또한, 도면에는 표시되지 않았지만, 다른 예시적인 구현예에 따르면 본 발명에 의한 유기 트랜지스터는, 기판 13에 배치된 게이트 전극 16, 상기 게이트 전극 16과 기판 13 위에 배치된 절연층 12, 상기 절연층 12 위에 배치된 소스 전극과 드레인 전극 15와 11, 상기 절연층 12 위에 배치된 반도체 층 14 및 반도체 층 14와 소스 및 드레인 전극 15 및 11과의 사이, 반도체 층 14와 소스 전극 15와의 사이, 또는 반도체 층 14와 드레인 전극 11과의 사이에 삽입된 유기물 층 17을 포함한다.
또 다른 예시적인 구현예에 따르면, 본 발명에 의한 유기 트랜지스터는, 기판 13에 배치된 소스 전극과 드레인 전극 15와 11, 상기 기판 13 및 상기 소스 전 극과 드레인 전극 15와 11 위에 배치된 반도체 층 14, 상기 반도체 층 14 위에 배치된 절연층 12, 상기 절연층 12에 배치된 게이트 전극 16 및 반도체 층 14와 소스 및 드레인 전극 15 및 11과의 사이, 반도체 층 14와 소스 전극 15와의 사이, 또는 반도체 층 14와 드레인 전극 11과의 사이에 삽입된 유기물 층 17을 포함한다.
본 발명의 또 다른 예시적인 구현예에 따르면, 본 발명에 의한 유기 트랜지스터는, 기판 13에 배치된 반도체 층 14, 상기 반도체 층 14에 배치된 소스 전극과 드레인 전극 15와 11, 상기 반도체 층 14 및 상기 소스 전극과 드레인 전극 15와 11 위에 배치된 절연층 12, 상기 절연층 12에 배치된 게이트 전극 16 및 반도체 층 14와 소스 및 드레인 전극 15 및 11과의 사이, 반도체 층 14와 소스 전극 15와의 사이, 또는 반도체 층 14와 드레인 전극 11과의 사이에 삽입된 유기물 층 17을 포함한다.
유기 트랜지스터에 사용되는 각각의 구성요소 및 본 발명의 효과에 대하여 이하 보다 상세히 설명한다.
기판
유기 트랜지스터를 위한 열역학적 및 기계적 요구사항을 만족시킬 수 있는 유리, 반도체 웨이퍼(semiconductor wafer), 금속 산화물, 세라믹 물질 및 플라스틱 등이 기판 13으로 사용될 수 있다. 예를 들어, 유리 또는 플라스틱을 기판 13으로 사용된다.
게이트 전극
도전성 물질이 게이트 전극 16으로 사용될 수 있는데, 그러한 도전성 물질의 비제한적인 예로는 탄소, 알루미늄, 바나듐, 크롬, 구리, 아연, 은, 금, 마그네슘, 칼슘, 나트륨, 칼륨, 티타늄, 인듐, 이트륨, 리튬, 가돌리늄, 주석, 납, 금속 유사물(similar metals) 및 상기 금속의 합금; p- 또는 n- 도프된(doped) 실리콘; 산화아연, 산화 인듐, 인듐 주석 산화물(ITO), 인듐 아연 산화물 및 주석 유사 산화물(similar tin oxide) 또는 주석 산화물 인듐계 복합 화합물(tin oxide indium-based complex compounds); ZnO:Al, SnO2:Sb 와 같은 산화물과 금속의 혼합물; 폴리(3-메틸티오펜)(poly(3-methylthiophene)), 폴리[3,4-(에틸렌-1,2-디옥시)티오펜] (poly[3,4-(ethylene-1,2-dioxy) thiophene]), 폴리피롤(polypyrrole) 및 폴리아닐린(polyaniline)과 같은 도전성 고분자를 포함한다.
절연층(Insulating Layer)
절연층 12에 사용될 수 있는 절연 물질의 비제한적인 예로는, 실리콘 산화물 또는 실리콘 질화물과 같은 실리콘 화합물; 및 폴리이미드, 폴리(2-비닐피리딘), 폴리(4-비닐페놀) 또는 폴리메틸 메타크릴레이트와 같은 플라스틱 절연체를 포함한다.
반도체 층(Semi-conducting Layer)
반도체 층 14로 사용될 수 있는 것으로서 두 가지 형태가 있는데, 이는 p-형 및 n-형 유기 반도체 물질이다. P-형 반도체 물질에서는 정공이 전하 캐리어이며, n-형 반도체 물질에서는 전자가 전하 캐리어이다. P-형 유기 반도체성 물질의 비제한적인 예로는, 펜타센(pentacene), 안트라디티오펜(antradithiophene), 벤조디티오펜(benzodithiophene), 티오펜 올리고머(thiophene oligomer), 폴리티오펜(polythiophenes), 티오펜 올리고머의 하위단위 혼합물 (mixed-subunit thiophene oligomer), 산소-기능기가 결합된 티오펜 올리고머 (oxy-funcionalized thiophene oligomers) 등이 있다(H. E. Katz et al., Acc. Chem. Res. 34, 359 (2001)). N-형 유기 반도체 물질로는, 예컨대, 플루오르화 메탈로프탈로시아닌(fluorinated metallophthalocyanines) (Z. Bao, J. Am. Chem. Soc. 120, 207 (1998)), 퍼플루오로아린-변형된 폴리티오펜(perfluoroarene-modified polythiophene) (A. Facchetti, Angew. Chem. Int. Ed. 42, 3900 (2003)) 등이 포함된다.
유기물 층(Organic layer)
유기물 층 17은 상기 화학식 1로 표현되는 화합물 중 적어도 하나를 포함한다. 유기물 층 17을 도입하는 것은, 반도체 층 14와 소스/드레인 전극 15와 11의 사이, 또는 소스 전극 15와의 사이 또는 드레인 전극 11과의 사이에 오옴성 접촉이 형성되는 것을 돕는다. 따라서, 유기 트랜지스터에서 구동전압(threshold voltage) 및 전하 캐리어의 이동성은, 상기 설명한 화학식 1로 표현되는 화합물 중 적어도 하나를 포함하는 유기물 층 17에 의하여 향상될 수 있다.
소스/드레인 전극(Source/Drain Electrodes)
도전성 물질이 소스/드레인 전극으로 사용될 수 있는데 그러한 도전성 물질의 비제한적인 예로는 탄소, 알루미늄, 바나듐, 크롬, 구리, 아연, 은, 금, 마그네슘, 칼슘, 나트륨, 칼륨, 티타늄, 인듐, 이트륨, 리튬, 가돌리늄, 주석, 납, 네오디뮴(neodymium), 백금, 금속 유사물(similar metals) 및 상기 금속의 합금; p- 또는 n- 도프된(doped) 실리콘; 산화아연, 산화인듐, 인듐 주석 산화물(ITO), 인듐 아연 산화물 및 주석 유사 산화물(similar tin oxide) 또는 주석 산화물 인듐계 복합 화합물(tin oxide indium-based complex compounds); ZnO:Al, SnO2:Sb 와 같은 산화물과 금속의 혼합물; 폴리(3-메틸티오펜)(poly(3-methylthiophene)), 폴리[3,4-(에틸렌-1,2-디옥시)티오펜] (poly[3,4-(ethylene-1,2-dioxy) thiophene]), 폴리피롤(polypyrrole) 및 폴리아닐린(polyaniline)과 같은 도전성 고분자를 포함한다.
또한, 소스/드레인 전극용 물질은 전하 캐리어 주입 배리어를 감소시키고 유기물 층과 오옴성 접촉을 형성하기 위한 적절한 일함수를 갖는다. 반도체 층 14로서 p-형 물질이 사용될 경우, 소스/드레인 전극 물질의 일함수는, p-형 유기 물질의 HOMO(highest occupied molecular orbital) 에너지 준위와 대응되거나 또는 매우 근접할 필요가 있다. 따라서, 팔라듐, 백금 및 금과 같이 매우 큰 일함수를 갖는 금속이 소스/드레인 전극으로 바람직하다. 한편, 반도체 층 14로서 n-형 물질이 사용될 경우, 소스/드레인 전극 물질의 일함수는, n-형 유기 물질의 LUMO (lowest unoccupied molecular orbital) 에너지 준위와 대응되거나 또는 매우 근접할 필요 가 있다. 따라서, 알루미늄과 같이 작은 일함수를 갖는 금속이 소스/드레인 전극으로 사용될 수 있다.
그러나, 본 발명에 따른 유기물 층 17을 가질 경우, 유기 트랜지스터의 성능은 소스/드레인 전극 물질의 종류에 크게 영향을 받지 않는다. 이로 인하여, 스크린 프린팅, 릴-릴 공정(reel-to-reel process; J.A. Rogers et al., Adv. Mater. 11, 741 (1999)), 마이크로 접촉 프린팅(micro-contact printing) 등을 포함하는 다양한 방법으로 유기 트랜지스터를 제조할 수 있다. 따라서, 상기 유기물 층 17을 도입함으로써, 유기 트랜지스터의 성능이 저하되지 않도록 하면서도 다양한 전극 물질들을 소스/드레인 전극으로 사용할 수 있다.
예를 들어, 화학식 1로 표현되는 화합물을 포함하는 유기물 층을 사용함으로써, 도 6의 구조에서 알루미늄을 소스/드레인 전극으로 사용하는 것이 가능하게 된다. 도 6에서 보는 바와 같이, 포토리토그래피 (photolithography) 기술 및 에칭 방법을 적용하여 알루미늄을 패터닝하여 소스/드레인 전극 15 및 11의 배열을 용이하게 만들 수 있다. 또한, 스크린 프린팅이 가능한 도전성 잉크 중 하나인 은 페이스트(paste)를 이용하여 스크린 프린팅 방법에 의하여 소스/드레인 전극으로 패터닝하여 사용할 수 있다.
이하 실시예를 들어 본 발명을 보다 구체적으로 설명한다.
<실시예 1>
전계 효과(field-effect) 트랜지스터는, 도 2 및 5에서와 같은 역-스태거드 (staggered-inverted) 구조로 제조되었다. 기판 13으로서 ITO 유리가 사용되었다. 게이트 전극 16으로서 ITO 전극을 패터닝하였다. 게이트 유전체 또는 절연층 12는, 2000rpm에서 폴리-4-비닐페놀(poly-4-vinylphenol; PVP) 용액(프로필렌 글리콜 모노메틸 에테르 아세테이트(propylene glycol monomethyl ether acetate; PGMEA)에서 15 중량%)을 스핀코팅(spin-coating)하고, 200℃에서 2시간 동안 경화시켜 제조되었다. PVP 게이트 절연층의 두께는 922nm였다. 반도체층 14는 상기 PVP 절연층 12 위에 형성되었다. 펜타센이 p-형 반도체 물질로 사용된다. 펜타센 반도체층 14는 1x10-6 Torr의 베이스 압력 하에서 0.5 Å/s의 속도로 증착되었다. 상기 펜타센 층의 두께는 100nm였다. 유기물층 17 및 금(Au)으로 된 소스/드레인 전극 15 및 11은 각각 도 2에서 보는 바와 같이 쉐도우 마스크(shadow mask)에 의하여 펜타센 막 위에 증착되었다. 도 2에서 보는 바와 같이, 금 전극 15 및 11을 증착하기 전에 상기 유기물층 17을 상기 펜타센 막 위에 증착하였다. 화학식 2a로 표현되는 화합물이 유기물층 17로 이용되었다. 유기물층 17은 1x10-6 Torr의 베이스 압력 하에서 0.5 Å/s의 속도로 증착되었으며, 상기 유기물층 17의 두께는 40nm였다. 도 5에서 보는 바와 같이, 상기 유기 FET의 채널 길이(L) 및 폭(W)은 상기 유기 트랜지스터의 성능에 상당한 영향을 미친다. 본 실시예에서는, 도 5에서 상기 유기 FET의 채널 길이와 폭은 각각 2mm 와 50㎛로 하였다.
몇 개의 게이트 전압(VG)에서 드레인-소스 전압(drain-source voltage; VDS)에 대한 드레인-소스 전류(drain-source current; IDS) 특성을 보여주는 그래프가 도 7에 도시되어 있다. 펜타센 트랜지스터(VDS = -50V)에서 VG에 대한 상기 (IDS)1/2 의 특성은 도 11 및 12에 도시되어 있다. 드레인-소스 전류의 포화상태에서 전계 효과 이동성은 μFET = 0.16 cm2/Vs로 계산된다.
<실시예 2>
소스/드레인 전극으로서 금(Au)을 알루미늄(Al)으로 대체한 것을 제외하고는 실시예 1에서 설명된 것과 동일한 방법으로 소자를 제조하였다.
몇 개의 게이트 전압(VG)에서 드레인-소스 전압(VDS)에 대한 드레인-소스 전류(IDS) 특성을 보여주는 그래프가 도 8에 도시되어 있다. 펜타센 트랜지스터(VDS = -50V)에서 VG에 대한 상기 (IDS)1/2 의 특성은 도 12에 도시되어 있다. 드레인-소스 전류의 포화상태에서 전계 효과 이동성은 μFET = 0.18 cm2/Vs로 계산된다.
<비교예 1>
도 1에서 보는 바와 같이, 유기물 층 17이 없다는 것을 제외하고는 실시예 1에서 설명된 것과 동일한 방법으로 소자를 제조하였다.
몇 개의 게이트 전압(VG)에서 드레인-소스 전압(VDS)에 대한 드레인-소스 전 류(IDS) 특성을 보여주는 그래프가 도 9에 도시되어 있다. 펜타센 트랜지스터(VDS = -50V)에서 VG에 대한 상기 (IDS)1/2 의 특성은 도 11에 도시되어 있다. 드레인-소스 전류의 포화상태에서 전계 효과 이동성은 μFET = 0.07 cm2/Vs로 계산된다.
<비교예 2>
소스/드레인 전극으로서 금(Au)을 알루미늄(Al)으로 대체한 것을 제외하고는 비교예 1에서 설명된 것과 동일한 방법으로 소자를 제조하였다.
몇 개의 게이트 전압(VG)에서 드레인-소스 전압(VDS)에 대한 드레인-소스 전류(IDS) 특성을 보여주는 그래프가 도 10에 도시되어 있다. 상기 소자는 매우 열등하고 불안정한 트랜지스터 특성을 나타낸다는 것을 알 수 있다.
이상에서 알 수 있는 바와 같이, 동일한 게이트 바이어스 하에서, 펜타센과 금 전극 사이에 유기물층 17이 배치된 트랜지스터의 경우(도 7)에는 상기 유기물층 17이 없는 트랜지스트의 경우(도 9)와 비교하여, 보다 높은 소스-드레인 전류값을 갖는다. 유기물 층이 있는 경우와 없는 경우의 펜타센 트랜지스터에서 VG에 대한 상기 (IDS)1/2 의 특성을 도시하는 그래프가 도 11에 나타나 있다. 도 11에서는, 유기 트랜지스터에서 유기물층 17을 사용할 경우, VG의 범위가 0V에서 -140V 사이인 경우에서 보는 바와 같이 소자의 성능을 2배 이상 향상시킬 수 있다는 것을 보여준다.
또한, 유기물 층 17을 갖는 유기 트랜지스터는 소스/드레인 전극 물질로서 금 또는 알루미늄을 사용할 때 유사한 성능을 보였다(도 7, 8 및 12 참조). 도 11 및 12는, 리토그래피(lithography) 기술을 이용하여 유기 트랜지스터의 구조(배치)를 형성하는 데 있어서, 반도체층과 소스 및/또는 드레인 전극 사이에 유기물 층이 삽입되는 경우의 장점을 명확하게 예시하고 있다.
본 발명에 의한 유기 트랜지스터는 반도체층과 소스/드레인 전극 사이에 화학식 1로 표현되는 화합물 중 적어도 하나를 포함하는 유기물층을 도입함으로서 상기 반도체층과 소스/드레인 전극 사이의 전기적 접촉을 향상된다. 그 결과, 상기 유기 트랜지스터의 소스전극이나 드레인 전극용 재료로서 일함수가 비교적 낮더라도 가격이 저렴하며 가공성이 우수한 물질을 사용할 수 있다.
그 결과 본 발명에 의한 유기 트랜지스터는 반도체층과 소스/드레인 전극 사이의 전기적 접촉이 우수하여 전기 전자 소자의 구성부품으로 널리 사용될 수 있다. 특히, 본 발명에 의한 유기 트랜지스터는 전자종이(E-paper), 스마트 카드(smart card) 또는 디스플레이 장치에 까지도 적용될 수 있다.

Claims (19)

  1. 반도체층과 소스전극 및 드레인 전극 중 적어도 하나와의 사이에 삽입된 유기물 층을 포함하는 유기 트랜지스터로서,
    상기 유기물 층은 하기 화학식 1로 표현되는 화합물 중 적어도 하나를 포함하는 유기 트랜지스터.
    [화학식 1]
    Figure 112005008214813-PAT00011
  2. 제 1항에 있어서, 상기 유기물 층은 반도체층과 소스전극 및 드레인 전극 사이 모두에 삽입되어 있는 것을 특징으로 하는 유기 트랜지스터.
  3. 제 1항에 있어서, 상기 유기 트랜지스터는,
    기판;
    상기 기판에 배치된 게이트 전극;
    상기 게이트 전극과 기판 위에 배치된 절연층;
    상기 절연층 위에 배치된 반도체층; 및
    상기 반도체층과 상기 절연층 위에 배치된 소스 전극 및 드레인 전극
    을 더 포함하는 것을 특징으로 하는 유기 트랜지스터.
  4. 제 1항에서 있어서, 상기 유기 트랜지스터는,
    기판,
    상기 기판에 배치된 게이트 전극;
    상기 게이트 전극과 기판 위에 배치된 절연층;
    상기 절연층 위에 배치된 소스 전극 및 드레인 전극; 및
    상기 절연층과 상기 소스 전극 및 드레인 전극 위에 배치된 반도체층
    을 더 포함하는 것을 특징으로 하는 유기 트랜지스터.
  5. 제 1항에서 있어서, 상기 유기 트랜지스터는,
    기판,
    상기 기판 위에 배치된 소스 전극 및 드레인 전극;
    상기 기판과 상기 소스 전극 및 드레인 전극 위에 배치된 반도체층;
    상기 반도체층 위에 배치된 절연층; 및
    상기 절연층에 배치된 게이트 전극
    을 더 포함하는 것을 특징으로 하는 유기 트랜지스터.
  6. 제 1항에서 있어서, 상기 유기 트랜지스터는,
    기판,
    상기 기판에 배치된 반도체층;
    상기 반도체층에 배치된 소스 전극 및 드레인 전극;
    상기 반도체층과 상기 소스 전극 및 드레인 전극 위에 배치된 절연층; 및
    상기 절연층에 배치된 게이트 전극
    을 더 포함하는 것을 특징으로 하는 유기 트랜지스터.
  7. 제 1항에 있어서, 상기 소스 전극 또는 드레인 전극은 알루미늄, 은, 금, 네오디뮴(neodymium), 팔라듐, 백금, 또는 상기 금속의 합금을 포함하는 것을 특징으로 하는 유기 트랜지스터.
  8. 제 1항에 있어서, 상기 소스 전극 또는 드레인 전극은 알루미늄 또는 은을 포함하는 복합 물질을 포함하는 것을 특징으로 하는 유기 트랜지스터.
  9. 제 1항에 있어서, 상기 화학식 1로 표현되는 화합물은 하기 화학식 2a 내지 2g 중 어느 하나로 표현되는 화합물인 것을 특징으로 하는 유기 트랜지스터.
    [화학식 2a]
    Figure 112005008214813-PAT00012
    [화학식 2b]
    Figure 112005008214813-PAT00013
    [화학식 2c]
    Figure 112005008214813-PAT00014
    [화학식 2d]
    Figure 112005008214813-PAT00015
    [화학식 2e]
    Figure 112005008214813-PAT00016
    [화학식 2f]
    Figure 112005008214813-PAT00017
    [화학식 2g]
    Figure 112005008214813-PAT00018
  10. 반도체 층과 소소 전극, 드레인 전극 사이의 전기적 접촉을 향상시키기 위하여 반도체 층과 소소 전극 및 드레인 전극 중 적어도 하나와의 사이에 유기물 층을 삽입하는 단계를 포함하는 유기 트랜지스터의 제조방법으로서,
    상기 유기물 층은 하기 화학식 1로 표현되는 화합물 중 적어도 하나를 포함하는 것을 특징으로 하는 방법.
    [화학식 1]
    Figure 112005008214813-PAT00019
  11. 제 10항에 있어서, 상기 유기물 층을 반도체층과 소스전극 및 드레인 전극 사이 모두에 삽입하는 것을 포함하는 것을 특징으로 하는 방법.
  12. 제 10항에 있어서,
    기판에 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 기판 위에 절연층을 형성하는 단계;
    상기 절연층 위에 반도체층을 형성하는 단계; 및
    상기 반도체층과 상기 절연층 위에 소스 전극 및 드레인 전극을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  13. 제 10항에서 있어서,
    기판에 게이트 전극을 형성하는 단계;
    상기 게이트 전극과 기판 위에 절연층을 형성하는 단계;
    상기 절연층 위에 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 절연층과 상기 소스 전극 및 드레인 전극 위에 반도체층을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  14. 제 10항에서 있어서,
    기판 위에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 기판과 상기 소스 전극 및 드레인 전극 위에 반도체층을 형성하는 단계;
    상기 반도체층 위에 절연층을 형성하는 단계; 및
    상기 절연층에 게이트 전극을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  15. 제 10항에서 있어서,
    기판에 반도체층을 형성하는 단계;
    상기 반도체층에 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 반도체층과 상기 소스 전극 및 드레인 전극 위에 절연층을 형성하는 단계; 및
    상기 절연층에 게이트 전극을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 방법.
  16. 제 10항에 있어서, 상기 화학식 1로 표현되는 화합물은 하기 화학식 2a 내지 2g 중 어느 하나로 표현되는 화합물인 것을 특징으로 하는 방법.
    [화학식 2a]
    Figure 112005008214813-PAT00020
    [화학식 2b]
    Figure 112005008214813-PAT00021
    [화학식 2c]
    Figure 112005008214813-PAT00022
    [화학식 2d]
    Figure 112005008214813-PAT00023
    [화학식 2e]
    Figure 112005008214813-PAT00024
    [화학식 2f]
    Figure 112005008214813-PAT00025
    [화학식 2g]
    Figure 112005008214813-PAT00026
  17. 제 10항에 있어서, 알루미늄, 은, 금, 네오디뮴(neodymium), 팔라듐, 백금 및 상기 금속의 합금 중 하나에 의하여 상기 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  18. 제 10항에 있어서, 알루미늄 또는 은을 포함하는 복합 물질로 상기 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  19. 하기 화학식 1로 표현되는 화합물 중 적어도 하나를 포함하고 있는 유기물 층을 포함하는 유기 트랜지스터.
    [화학식 1]
    Figure 112005008214813-PAT00027
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