KR20060039610A - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 SOI(silicon on insulator) 기판 및 선택적 에피택셜 성장(selective epitaxial growth: SEG) 방법을 이용함으로써, 소자의 집적도를 향상시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다. 이 방법은, 액티브 영역 및 필드 영역이 정의되고, 벌크 실리콘층, 절연층 및 단결정 실리콘층이 차레로 적층된 구조로 이루어진 SOI 기판을 제공하는 단계; 상기 SOI 기판의 필드 영역에 상기 절연층과 접하는 소자분리막을 형성하는 단계; 상기 SOI 기판의 액티브 영역 상에 게이트를 형성하는 단계; 상기 게이트 양측의 SOI 기판 및 게이트의 표면에 선택적 에피택셜 성장 방법으로 제 1 실리콘 에피층을 성장시킴으로써, 상승된 소스 및 드레인 영역을 형성하는 단계; 및 상기 게이트의 양측벽에 게이트 스페이서를 형성하는 단계;를 포함한다.
Description
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도.
도 3은 본 발명에 따라 'L'자 형상으로 형성되는 게이트 스페이서를 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20: 벌크 실리콘층 21: 절연층
22: 단결정 실리콘층 23: SOI 기판
24: 소자분리막 25: 게이트 산화막
26: 다결정실리콘막 27: 게이트
28: 제 1 선택적 에피층 29: 게이트 스페이서
30: 제 2 선택적 에피층
본 발명은 반도체 소자의 제조방법에 관한 것이고, 특히, SOI 기판 및 선택적 에피택셜 성장 방법을 이용함으로써, 소자의 집적도를 향상시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가됨에 따라, 트랜지스터의 소스와 드레인 사이의 간격이 좁아지고, 채널의 길이가 감소되어, SCE(short channel effect), HCE(hot carrier effect) 및 GIDL(gate induced drain leakage)과 같은 현상이 발생되고, 그에 의해, 트랜지스터의 특성이 저하되고 있다. 따라서, 이러한 트랜지스터의 특성 저하를 방지하기 위해, 소자의 구조적 측면에서 여러가지 방안들이 제시되어 왔으며, 그 중에서, LDD(lightly doped drain) 구조가 반도체 소자의 제조에 널리 이용되고 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시한 바와 같이, 소자분리막(11) 및 웰(도시안됨)을 구비하는 실리콘 기판(10) 상에 게이트(14)가 형성된다. 게이트(14)는 게이트 산화막(12) 및 다결정실리콘막(13)이 차례로 적층된 구조를 갖는다.
이어서, 도 1b에 도시한 바와 같이, 게이트(14) 양측의 실리콘 기판(10)에 저농도 불순물 이온주입을 통한 LDD 영역(15)이 형성된다.
그런다음, 도 1c에 도시한 바와 같이, 게이트(14)의 양측벽에 게이트 스페이서(16)가 형성된다. 그리고나서, 게이트 스페이서(16)를 포함한 게이트(14)를 마 스크로 이용하여 실리콘 기판(10)에 고농도 불순물 이온주입을 실시함으로써, 소스 및 드레인 영역(17)이 형성되고, 그로부터 얻어지는 결과물에 대한 열처리 공정이 수행된다.
그러나, 이러한 종래기술에 따른 반도체 소자의 트랜지스터 제조방법에 있어서는, LDD 영역(15)을 형성하여 트랜지스터를 구현하더라도, 소자의 집적도가 계속적으로 증가됨에 따라, SCE에 의한 소자의 열화를 극복하는 데에는 한계가 있다. 그러므로, 상기 종래의 방법을 고집적 소자의 제조에 적용하기가 어렵다는 문제가 있었다.
따라서, 본 발명은 선행기술에 따른 반도체 소자의 트랜지스터 제조방법에 내재되었던 상기한 바와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, SCE에 의한 소자의 열화를 극복함으로써, 소자의 집적도를 향상시킬 수 있는 반도체 소자의 트랜지스터 제조방법을 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 반도체 소자의 트랜지스터 제조방법이 제공되고: 이 방법은, 액티브 영역 및 필드 영역이 정의되고, 벌크 실리콘층, 절연층 및 단결정 실리콘층이 차레로 적층된 구조로 이루어진 SOI 기판을 제공하는 단계; 상기 SOI 기판의 필드 영역에 상기 절연층과 접하는 소자분리막을 형성하는 단계; 상기 SOI 기판의 액티브 영역 상에 게이트를 형성하는 단계; 상기 게이트 양측의 SOI 기판 및 게이트의 표면에 선택적 에피택셜 성장 방법으로 제 1 실리콘 에피층을 성장시킴으로써, 상승된 소스 및 드레인 영역을 형성하는 단계; 및 상기 게이트의 양측벽에 게이트 스페이서를 형성하는 단계;를 포함한다.
본 발명의 다른 일면에 따라, 상기 게이트 스페이서는, 돔 형상 또는 'L'자 형상으로 형성된다.
본 발명의 또 다른 일면에 따라, 상기 방법은, 상기 게이트 스페이서를 형성하는 단계 후, 상기 게이트 스페이서의 양측에 있는 기판 부분들 표면에 형성된 제 1 실리콘 에피층 및 게이트 표면에 형성된 제 1 실리콘 에피층 상에 선택적 에피택셜 성장 방법으로 제 2 실리콘 에피층을 성장시키는 단계;를 추가로 구비한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시한 바와 같이, 액티브 영역 및 필드 영역이 정의된 SOI 기판(23)을 제공한다. SOI 기판(23)은 벌크 실리콘층(20), 절연층(21) 및 단결정 실리콘층(22)이 차례로 적층된 구조를 갖는다. SOI 기판(23)의 필드 영역에 절연층(21)과 접하는 소자분리막(24)이 형성되고, SOI 기판(23)의 액티브 영역 상에 게이트 산화막(25) 및 다결정실리콘막(26)이 차례로 적층된 구조를 갖는 게이트(27)가 형성된다.
이러한 SOI 기판(23)에 형성되는 소자는, 종래 기술에서의 단결정 실리콘 기 판에 형성되는 전형적인 소자와 비교해서, 실리콘 기판 내부에 절연층(21)이 존재하기 때문에, 이 절연층(21) 및 소자분리막(24)에 의해 액티브 영역이 인접한 소자들과 완전히 격리되어 래치-업(latch-up) 등의 기생 효과를 방지할 수 있으며, 접합 용량(junction capacitance)을 감소시킬 수 있다.
그런 후에, 도 2b에 도시한 바와 같이, 게이트(27) 양측의 SOI 기판(23) 및 게이트(27)의 표면에 선택적 에피택셜 성장 방법에 의해 제 1 실리콘 에피층(28)을 성장시킴으로써, 상승된 소스 및 드레인 영역이 형성된다. 제 1 실리콘 에피층(28), 즉, 상승된 소스 및 드레인 영역은 기판(23)의 표면에 형성되므로, 접합 영역이 매우 얕게 형성될 수 있다.
그리고나서, 도 2c에 도시한 바와 같이, 게이트(27)의 양측벽에 게이트 스페이서(29)가 형성된다. 게이트 스페이서(29)는 돔(dome) 형상으로 형성된다. 다음으로, 게이트 스페이서(29)의 양측에 있는 기판 부분들 표면에 형성된 제 1 실리콘 에피층(28) 및 게이트(27) 표면에 형성된 제 1 실리콘 에피층(28) 상에 선택적 에피택셜 성장 방법에 의해 제 2 실리콘 에피층(30)을 성장시킴으로써, 상승된 소스 및 드레인 영역의 형성이 완성된다. 이와 같은 방법으로 형성되는 상승된 소스 및 드레인 영역은 표면 저항이 낮기 때문에, 트랜지스터의 동작 속도를 향상시켜 준다. 한편, 도 2c에서는 게이트 스페이서(29)가 돔 형상으로 형성되는 것만을 제시하고 있지만, 게이트 스페이서(29)는 도 3에 도시한 바와 같이, 'L'자 형상으로 형성될 수도 있다.
본 발명의 상기한 바와 같은 구성에 따라, 실리콘 기판의 내부에 절연층이 존재하는 SOI 기판을 트랜지스터의 제조에 이용함으로써, 래치-업 등의 기생 효과를 방지할 수 있으며, 접합 용량을 감소시킬 수 있다. 그리고, 선택적 에피택셜 성장 방법을 이용하여 상승된 소스 및 드레인 영역을 형성함으로써, 접합 영역을 매우 얕게 형성시킬 수 있으므로, SCE 등에 의한 소자의 열화를 극복할 수 있다. 뿐만 아니라, 상승된 소스 및 드레인 영역은 그 표면 저항이 낮기 때문에, 트랜지스터의 동작 속도를 향상시킬 수 있다. 따라서, 본 발명은 소자의 집적도 향상에 기여할 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
Claims (3)
- 반도체 소자의 트랜지스터 제조방법에 있어서,액티브 영역 및 필드 영역이 정의되고, 벌크 실리콘층, 절연층 및 단결정 실리콘층이 차레로 적층된 구조로 이루어진 SOI 기판을 제공하는 단계;상기 SOI 기판의 필드 영역에 상기 절연층과 접하는 소자분리막을 형성하는 단계;상기 SOI 기판의 액티브 영역 상에 게이트를 형성하는 단계;상기 게이트 양측의 SOI 기판 및 게이트의 표면에 선택적 에피택셜 성장 방법으로 제 1 실리콘 에피층을 성장시킴으로써, 상승된 소스 및 드레인 영역을 형성하는 단계; 및상기 게이트의 양측벽에 게이트 스페이서를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 스페이서가, 돔 형상 또는 'L'자 형상으로 형성되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서,상기 방법이, 상기 게이트 스페이서를 형성하는 단계 후,상기 게이트 스페이서의 양측에 있는 기판 부분들 표면에 형성된 제 1 실리콘 에피층 및 게이트 표면에 형성된 제 1 실리콘 에피층 상에 선택적 에피택셜 성장 방법으로 제 2 실리콘 에피층을 성장시키는 단계;를 추가로 구비하는 것을 특징으로 하는 방법.
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