KR20060033900A - 고체전해 캐패시터의 제조방법 - Google Patents

고체전해 캐패시터의 제조방법 Download PDF

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Abstract

본 발명은 실장 후 양호한 LC값을 가진 신뢰할 수 있는 고체전해 캐패시터의 제조방법을 제공하며, 상기 고체전해 캐패시터 소자는 토산금속, 토산금속을 주성분으로 하는 합금, 토산금속의 도전성 산화물 및 그 2종 이상의 혼합물로 이루어진 군에서 선택되는 1종 이상을 함유하는 재료로 이루어진 애노드체, 이 에노드체 상에 전해산화(전기화학적 형성)에 의해 형성된 산화물을 주성분으로 하는 유전체층, 이 유전체층 상에 형성된 반도체층 및 이 반도체층 상에 적층된 도전층을 포함하고, 이 고체전해 캐패시터 소자를 수지로 몰딩하고, 경화한 후, 전압인가(에이징)처리하는 고체전해 캐패시터의 제조방법은 상기 수지몰딩하고 경화하는 공정 후에, 수지몰드체를 온도 225~305℃에서 방치하는 공정 및 에이징 공정을 2회 이상 순차반복하는 공정을 포함한다.

Description

고체전해 캐패시터의 제조방법{METHOD FOR PRODUCING SOLID ELECTROLYTIC CAPACITOR}
본 발명은 내열성이 우수한 고체 전해 캐패시터의 제조방법에 관한 것이다.
휴대전화 및 퍼스널 컴퓨터 등의 전자소자용 캐패시터는 소형화와 함께 대용량화가 요구된다. 이들 캐패시터 중에서, 탄탈 고체전해 캐패시터는 크기에 대한 용량이 크고, 또한 성능이 양호하기 때문에 바람직하게 사용되고 있다. 이 탄탈 고체전해 캐패시터 이외에, 애노드로서 저렴한 재료인 니오브를 사용한 니오브 고체전해 캐패시터가 최근에 연구되고 있다. 이러한 고체전해 캐패시터의 제조에 있어서, 전기화학적 형성에 의해서 애노드 표면 상에 형성된 유전체층, 이 유전체층 상에 순차 적층된 반도체층 및 이 반도체층 상에 형성된 도전층을 포함하는 캐패시터를 외부 터미널에 연결한 후 재킷하여, 고체전해 캐패시터를 완성한다. 제조된 고체전해 캐패시터는 다른 전자부품과 함께 회로기판 상 등에 실장되어 사용되지만, 일부 경우에 있어서 캐피시터의 누설전류(이하, 간단히 "LC"라고 함)값이 실장 시의 납땜열에 의해 증가하는 경우가 있다.
이 문제를 해결하기 위해서, 예컨대 반도체층을 재킷수지의 경화온도보다 고온에 방치함으로써 LC의 증가를 억제하는 방법이 일본특허공개 평6-310382호 공보 에 제안되어 있다.
최근, 환경보호의 관점에서 땜납의 주성분인 납을 다른 금속으로 바꾸려는 움직임이 있다. 이 경우, 실장온도가 종래의 땜납을 사용하는 경우보다 높아지므로, 실장된 고체전해 캐패시터에 대해 더욱 높은 내열성도 요구된다. 이 요구조건을 만족시키기 위해서는, 상술한 방법은 내열성 개선효과가 불충분한 경우가 있어, 더욱 개선이 요구된다.
본 발명자들은 이러한 문제를 해결하기 위해서 예의 검토한 결과, 실장 시의 LC 증가는 유전체층의 열적인 불안정성에 기인하고, 제조된 고체전해 캐패시터에 대해 LC의 열적인 열화를 회복시키는 조작을 2회 이상 가하면, 상기 문제가 해결될 수 있다는 것을 발견하였다. 본 발명은 이러한 발견에 기초하여 달성되었다.
즉, 본 발명은 고체전해 캐패시터의 제조방법, 이 방법에 의해 얻어진 고체전해 캐패시터 및 이 고체전해 캐패시터를 각각 사용한 전자회로 및 전자소자에 관한 것으로 이하에 설명한다.
1. 토산금속, 토산금속을 주성분으로 하는 합금, 토산금속의 도전성 산화물 및 그 2종 이상의 혼합물로 이루어진 군에서 선택되는 1종 이상을 함유하는 재료로 이루어진 애노드체, 이 에노드체 상에 전해산화(전기화학적 형성)에 의해 형성되고 산화물을 주성분으로 하는 유전체층, 이 유전체층 상에 형성된 반도체층 및 이 반도체층 상에 적층된 도전층을 포함하는 고체전해 캐패시터 소자를 수지로 몰딩하고, 경화한 후, 전압인가(에이징)처리하는 고체전해 캐패시터의 제조방법에 있어서, 상기 수지몰딩하고 경화하는 공정 후에, 수지몰드체를 온도 225~305℃에서 방치하는 공정 및 에이징 공정을 2회 이상 순차반복하는 것을 포함하는 고체전해 캐패시터의 제조방법.
2. 1에 있어서, 수지몰드체를 온도 225~305℃에서 방치하는 공정은 온도 225~305℃에서 방치하는 것을 다수회 행하는 공정인 고체전해 캐패시터의 제조방법.
3. 1에 있어서, 수지몰드체를 온도 225~305℃에서 방치한 후의 에이징 공정은 상기 수지몰드체를 온도 200℃ 이하로부터 캐패시터의 내한온도까지 냉각한 후 전압인가하는 공정인 고체전해 캐패시터의 제조방법.
4. 1~3 중 어느 하나에 있어서, 상기 토산금속이 탄탈인 고체전해 캐패시터의 제조방법.
5. 1~3 중 어느 하나에 있어서, 상기 토산금속이 니오브인 고체전해 캐패시터의 제조방법.
6. 1~3 중 어느 하나에 있어서, 상기 토산금속의 도전성 산화물이 산화 니오브인 고체전해 캐패시터의 제조방법.
7. 1~6 중 어느 하나에 기재된 제조방법에 의해 제조된 고체전해 캐패시터.
8. 7에 기재된 고체전해 캐패시터를 사용한 전자회로.
9. 7에 기재된 고체전해 캐패시터를 사용한 전자소자.
본 발명의 캐피시터의 제조방법의 한 형태를 이하에 설명한다.
본 발명의 캐패시터용 전극의 애노드체는 토산금속, 토산금속을 주성분으로 하는 합금, 토산금속의 산화물 및 그 2개 이상의 혼합물로 이루어진 군에서 선택되는 1종 이상을 함유하는 재료로 이루어진다.
여기서 사용된 "주성분"이란, 50질량% 이상의 농도로 함유된 성분을 의미한다. 여기서 사용된 캐패시터 전극은 호일, 플레이트, 바 및 소결체 중 어느 형상이어도 좋다. 전극의 표면을 에칭하여 표면적을 확대해도 좋다. 소결체 형상인 경우, 전극은 통상적으로 상기 금속, 합금, 산화물 또는 혼합물의 분말(원료분말)을 바인더과 함께 적당한 형상으로 성형하고, 그 바인더를 제거한 후 또는 바인더를 제거하면서 성형품을 소결함으로써 제조될 수 있다. 소결체형상 전극(이하, 간단히 "소결체"라고 함)의 제조방법은 특별히 한정하지 않지만, 그 일례를 이하에 설명한다.
우선, 원료분말을 소정 형상으로 가압성형하여 성형품을 얻었다. 이 성형품을 500~2000℃에서 수분~수시간 10-4~10-1Pa 하에서 가열하여 소결체를 얻었다. 여기서, 탄탈, 니오브 및 알루미늄 등의 밸브작용 금속을 주성분으로 하는 금속와이어의 일부를 성형시에 성형품에 매립하고, 성형품과 함께 동시에 소결함으로써, 소결체로부터 돌출된 부분의 금속 와이어를 소결체의 인출선으로서 사용할 수 있다. 또한, 소결 후, 상기 금속와이어를 용접 등에 의해 연결하여 애노드 인출선으로서 사용해도 좋다. 이러한 금속와이어의 직경은 통상 1mm 이하이다.
금속와이어를 사용하는 대신에, 상기 분말을 탄탈 및 니오브 등의 밸브작용 금속호일에 부착하고 소결하여, 밸브작용 금속호일의 일부가 애노드 인출부로서 작용하는 소결체를 제조해도 좋다.
본 발명에 있어서, 토산금속이란 주기율표의 5족에 속하는 원소, 구체적으로 바나듐, 탄탈 또는 니오브를 의미한다. 바람직한 토산금속은 탄탈 또는 니오브이다. 토산금속을 주성분으로 하는 합금의 예로는 탄탈 및/또는 니오브를 주성분으로 하는 것 및 주기율표의 2~16족에 속하는 원소로 이루어진 군에서 선택되는 하나 이상의 원소를 합금성분으로 함유하는 것이 열거된다. 토산금속의 도전성 산화물의 예로는 산화 탄탈 및 산화 니오브가 열거된다. 그 대표예로는 일산화 니오브이다. 또한, 토산금속, 합금 또는 토산금속의 도전성 산화물의 일부를 탄화, 인화, 붕소화, 질화 및 황화에서 선택되는 하나 이상의 처리를 행한 후에 사용해도 좋다. 사용될 수 있는 바인더의 예로는 각종 아크릴 수지, 폴리비닐알콜 등의 각종 비닐 수지, 각종 부티랄 수지, 각종 비닐아세탈 수지, 캠포 및 요오다이드가 열거된다. 바인더는 고체로 사용해도 좋고, 또는 적당한 용제에 용해 또는 반용해시킨 후 사용해도 좋다. 바인더의 사용량은 통상 토산금속, 합금 및/또는 도전성 산화물 100질량부 당 0.1~20질량부이다.
본 발명에 있어서, 상기 캐패시터 전극에 도출 와이어를 연결하여 애노드 인출부로서 사용해도 좋다. 또는, 상기 캐패시터 전극의 일부에 후술하는 반도체층 및 도전층을 형성하지 않고 공백으로 두어도 좋고(필요에 따라, 그 일부에 유전체층이 형성되어 있어도 좋고), 또 그 부분을 나중에 애노드 인출부로서 사용해도 좋다.
캐패시터 전극(애노드)의 표면 상에 형성된 유전체층의 예로는 디탄탈 펜톡사이드 또는 디니오브 펜톡사이드를 주성분으로 하는 유전체층이 열거된다. 구체적으로, 디탄탈 펜톡사이드를 주성분으로 하는 유전체층이 전해용액 중에서 탄탈전극을 캐패시터 전극으로 전기화학적으로 형성함으로써 얻어질 수 있다. 탄탈전극은 통상 프로톤산 수용액, 예컨대 0.1질량% 아세트산 수용액, 0.1질량% 인산 수용액 또는 0.01질량% 황산 수용액을 사용하여 전해용액 중에서 전기화학적으로 형성된다.
한편, 본 발명의 유전체층 상에 형성된 반도체층의 대표예로는 유기 반도체 및 무기 반도체에서 선택되는 하나 이상의 화합물이 열거된다. 유기 반도체의 구체예로는 벤조피롤린 테트라머 및 클로라닐로 이루어진 유기 반도체, 테트라티오테트라센을 주성분으로 하는 유기 반도체, 테트라시아노퀴노디메탄을 주성분으로 하는 유기 반도체, 및 하기 일반식(1) 또는 (2)으로 표시되는 반복단위를 함유하는 폴리머에 도펀트를 도핑함으로써 얻어진 도전성 폴리머를 주성분으로 하는 유기 반도체가 열거된다.
Figure 112006000696427-PCT00001
식중, R1~R4는 같거나 달라도 좋고, 각각은 수소원자, 탄소수 1~6개의 알킬기 또는 탄소수 1~6개의 알콕시기를 나타내고, X는 산소원자, 황원자 또는 질소원자를 나타내고, R5는 X가 질소원자일 경우에만 존재하고, 수소원자 또는 탄소수 1~6개의 알킬기를 나타내며, 한쌍의 R1과 R2 및 R3와 R4는 서로 결합하여 환구조를 형성해도 좋다.
본 발명에 있어서, 일반식(1)으로 표시되는 반복단위를 함유하는 도전성 폴리머는 하기 일반식(3)으로 표시되는 구조단위를 반복단위로서 함유하는 도전성 폴리머이 것이 바람직하다.
Figure 112006000696427-PCT00002
식중, R6와 R7은 각각 독립적으로 수소원자, 직쇄상 또는 분기상의 탄소수 1~6개의 포화 또는 불포화 알킬기, 또는 그 알킬기가 임의의 위치에서 서로 결합하는 경우 2개의 산소원자를 함유하는 5, 6 또는 7원환의 포화 탄화수소 환구조를 하나 이상 형성하는 치환기를 나타내고, 그 환구조로는 치환기를 갖고 있어도 좋은 비닐렌 결합을 가진 구조 및 치환기를 갖고 있어도 좋은 페닐렌 구조가 열거된다.
이러한 화학적 구조를 함유하는 도전성 폴리머는 하전되어 있고, 도펀트가 도프되어 있다. 도펀트로는 공지의 도펀트를 한정없이 사용할 수 있다.
일반식(1), (2) 또는 (3)으로 표시되는 반복단위를 함유하는 폴리머의 예로는 폴리아닐린, 폴리옥시페닐렌, 폴리페닐렌 술피드, 폴리티오펜, 폴리푸란, 폴리피롤, 폴리메틸피롤, 및 그 치환 유도체 및 코폴리머가 열거된다. 이들 중에서, 폴리피롤, 폴리티오펜 및 그 치환 유도체(예컨대, 폴리(3,4-에틸렌디옥시티오펜))가 바람직하다.
상기 무기 반도체의 구체예로는 이산화 몰리브덴, 이산화 텅스텐, 이산화 납 및 이산화 망간에서 선택되는 하나 이상의 화합물이 열거된다.
사용되는 유기 또는 무기 반도체의 전도도가 10-2~103S/cm인 경우, 제조된 캐패시터는 작은 ESR값을 가질 수 있어 바람직하다.
일반적으로, 유기 반도체는 실장 시의 고온에 의해 열화될 가능성이 높기 때문에, 본 발명의 제조방법이 유기 반도체를 사용하는 고체전해 캐패시터에 사용되는 경우 특히 효과적이다.
본 발명에 있어서, 도전층은 상술한 방법 등에 의해 형성된 반도체층 상에 형성된다. 상기 도전층은, 예컨대 도전페이스트의 고화, 도금, 금속증착 또는 내열성 도전수지필름의 적층에 의해 형성될 수 있다. 도전페이스트의 바람직한 예로는 은 페이스트, 동 페이스트, 알루미늄 페이스트, 탄소 페이스트 및 니켈 페이스트가 열거되고, 이들은 단독으로 또는 2개 이상을 조합하여 사용해도 좋다. 2개 이상의 패이스트를 사용하는 경우, 그 페이스트는 혼합되어도 좋고, 또는 하나를 다른 하나에 별도의 층으로서 중첩해도 좋다. 그 다음, 가해진 도전페이스트를 공기중에 또는 가열 하에 방치하여 고화한다. 상기 도금의 예로는 니켈 도금, 동 도금, 은 도금 및 알루미늄 도금이 열거된다. 금속증착의 예로는 알루미늄, 니켈, 동 및 은이 열거된다.
보다 구체적으로는, 예컨대 탄소 페이스트 및 은 페이스트를 반도체층이 형성되어 있는 캐패시터 전극 상에 이 순서로 적층시킴으로써 도전층을 형성한다.
이러한 방법으로, 유전체층, 반도체층, 도전층이 캐피시터 전극 상에 순차로 적층되어 있는 고체전해 캐패시터 소자가 제조된다.
이러한 구성을 갖는 본 발명의 고체전해 캐패시터 소자는, 예컨대 수지 몰드, 수지 케이스, 금속성 재킷 케이스, 수지 딥핑 또는 적층필름에 의해 재킷되어, 다양한 용도의 캐패시터 제품으로서 완성될 수 있다. 본 발명에 있어서, 수지몰드로 재킷된 칩형 고체전해 캐패시터가 실장을 간단히 행할 수 있기 때문에 특히 바람직하다.
수지몰드로의 재킷에 대해서 이하에 구체적으로 설명한다. 상기와 같이 제조된 고체전해 캐패시터 소자의 도전층의 일부를 대향하여 배치된 한쌍의 단부를 갖는 별도로 준비한 리드프레임의 한 단부 상에 위치시키고, 애노드 인출부(이 애노드 인출부의 말단부를 절단하여 치수를 조절한 후 사용하여도 좋음)를 상기 리드프레임의 다른 단부 상에 더 위치시키고, 각각을, 예컨대 전자는 도전페이스트의 고화에 의해 접합하고, 후자는 스폿용접으로 접합하는 등의 전기적으로 또는 기계적으로 접합하고, 상기 리드프레임의 단부의 일부를 몰드하지 않고 남겨둔 채로 전체를 수지로 몰드한 후, 그 리드프레임을 절단하고, 수지몰드 외부의 소정 부분에서 굽힘으로써, 본 발명의 고체전해 캐패시터가 제조된다. 상기 리드프레임은 상술하듯이 절단되어, 최종적으로 고체전해 캐패시터의 외부단자가 된다. 그 형상은 호일 또는 평판상이고, 재료로는 철, 동, 알루미늄 또는 이러한 금속을 주성분으로 하는 합금이 주로 사용된다. 상기 리드프레임의 일부 또는 전체를 땜납, 주석, 티탄 등으로 도금해도 좋다. 리드프레임과 도금 사이에, 니켈 또는 동 등의 프라이머 도금을 형성해도 좋다. 리드프레임에는 한쌍의 대향하여 배치된 단부가 존재하고, 이들 단부 사이에는 틈이 형성되어, 각각의 고체전해 캐패시터 소자의 애노드부와 캐소드부가 서로 절연될 수 있다.
본 발명의 고체전해 캐패시터를 몰드하는데 사용되는 수지로는, 예컨대 에폭시 수지, 페놀 수지 및 알키드 수지 등의 고체전해 캐패시터를 몰드하는데 사용되는 공지의 수지가 사용될 수 있다. 수지몰드를 행하는데 사용되는 제조기로는 트랜스퍼머신이 바람직하다.
수지몰드된 고체전해 캐패시터를 사용된 수지의 소정 경화온도 또는 그 온도 근처, 통상 온도 150~250℃에서 경화시킨다(경우에 따라서, 수지경화가 트랜스머신의 몰드온도(통상 150~200℃)에 의해서만 완료되어도 좋음).
본 발명에 있어서, 수지몰드 및 경화 후, 수지몰드체를 온도 225~305℃, 바람직하게는 230~270℃에서 방치하는 공정 및 에이징하는 공정을 2회 이상 순차반복하여 유전체층을 안정화시키지만, 이들 2개의 공정을 반복하기 전에 에이징 처리 를 행하는 공정을 추가하는 것도 본 발명의 내용에 포함된다.
고온에 방치하는 시간은 수초~수시간이다. 고온에서 방치한 후, 온도를 일단 200℃ 이하, 바람직하게는 150℃ 이하, 보다 바람직하게는 80℃ 이하, 더욱 바람직하게는 실온 이하까지 저하시킬 필요가 있다. 그 온도는 제조된 캐패시터의 내한온도(통상적으로 -55℃)까지 저하시킬 수 있다. 고온에서의 방치는 공기분위기 또는 Ar, N2, He 등의 가스분위기 하에서 행해도 좋고, 또한 감압, 대기압 또는 가압 하에서 행해도 좋다. 상기 고온에서의 방치를 수증기를 공급하면서 행하는 경우, 아마도 유전체층의 안정화가 가속화되기 때문에, 제조된 캐패시터의 실장 후의 LC 값이 더욱 개선되는 경우가 있다. 수증기는, 예컨대 고온방치에 사용되는 로 중에 위치한 수조로부터의 열에 의해 발생된 수증기를 공급하는 방법에 의해 공급할 수 있다.
상기에, 고체전해 캐패시터를 고온 분위기 하에 방치하는 경우의 최대 온도가 기재되어 있다. 이 온도에 도달하기 전에, 캐패시터의 온도를 저온으로부터 서서히 승온시켜 최대 온도에 이르게 하여도 좋다. 승온방법은 임의로 선택될 수 있다. 또한, 장치의 특성에 따른 상기 최대온도의 변동, 예컨대 약 ±30℃ 범위내에서의 변동은 본 발명에 불리한 영향을 미치지 않는다. 또한, 최대온도에서 인위적으로 열변동시키도록 온도를 설정해도, 기본적으로 문제가 없다. 더욱이, 캐패시터를, 예컨대 최고온도에 방치한 후, 일단 임의의 저온으로 강온한 다음, 225~305℃의 임의의 온도에 방치하는 고온범위에 복수회 방치하는 온도패턴도 채용될 수 있다. 다시 말하면, 적어도 1회는 캐패시터를 온도 225~305℃에 방치하는 것이 중요하다. 본 발명에 있어서, 고온 방치온도는 305℃ 이하이다. 305℃를 초과하면, 유전체층이 안정화되지 않고 오히려 열화되어 바람직하지 않다.
에이징은 소정의 전압을 고체전해 캐패시터에 인가함으로써 수행된다. 최상의 에이징 시간 및 온도는 캐패시터의 종류, 용량 및 전압에 따라 다르다. 그러므로, 예컨대 에이징 온도에서 LC값을 0.1CV 이하로 저감시키는 조건을 예비실험을 행하여 결정하지만, 에이징은 일반적으로 수분~수일간, 전압인가용 지그의 열열화를 고려하여 300℃ 이하의 온도에서 행해진다. 에이징은 공기 분위기 또는 Ar, N2, He 등의 가스 분위기 하에서 행해도 좋고, 또한 감압, 대기압 또는 가압 하에서 수행되어도 좋다. 수증기를 공급하면서 또는 수증기를 공급한 후, 에이징을 행하는 경우, 유전체층의 안화정화가 가속되는 경우가 있다. 수증기는, 예컨대 에이징에 사용되는 로 중에 위치한 수조로부터의 열에 의해 발생된 수증기를 공급하는 방법에 의해 공급할 수 있다.
전압인가방법으로는, 직류, 임의의 파형을 갖는 교류 및 직류에 포갠 교류 등의 임의의 전류를 통과시키도록 설계될 수 있다. 또한, 에이징 도중에 전압인가를 한번 중지한 후, 다시 전압인가를 행하는 것도 가능하다.
본 발명에 있어서 고온방치 공정과 에이징 공정을 2회 이상 순차반복함으로써 우수한 내열성이 얻어지는 이유는 정확히 알려져 있지 않지만, 다음과 같다고 생각된다. 실장 시의 열자체(및 몰드수지의 열응력)에 의한 유전체층의 열화는 예상했던 것보다 심각하여 통상의 에이징 처리에 의해서는 회복될 수 없다. 그러나, 상술한 2개의 공정을 2회 이상 행하여, 유전체층을 고온방치에 의해 일단 열화시키고, 이것을 에이징하여 회복시킴으로써, 열화/회복 조작을 행하는 회수가 많을 수록 유전체층의 열적 경험이 많아지므로, 실장 시 유전체층이 열응력을 견딜 수 있어, 유전체층이 안정화되어, 실장 시의 열열화가 감소될 수 있다.
본 발명에서 제조된 캐패시터는, 예컨대 전원회로 등의 고용량 캐패시터를 사용하는 회로에 바람직하게 사용될 수 있다. 이들 회로는 퍼스널 컴퓨터, 서버, 카메라, 게임기, DVD, AV 장치 및 휴대전화 등의 다양한 디지털 기기, 및 각종의 전원 등의 전자소자에 사용될 수 있다. 본 발명에서 제조된 캐패시터는 실장 후 누설전류를 증가시키지 않기 때문에, 이 캐패시터를 사용함으로써 초기불량률이 낮은 전자회로 및 전자소자를 얻을 수 있다.
본 발명을 실시예를 참조하여 이하에 더욱 상세하게 셜명하지만, 본 발명이 이들 예에 한정되는 것은 아니다.
실시예 1~5 및 비교예 1, 2:
크기 4×3.2×1.7mm의 소결체를 CV가 80,000㎌ㆍV/g인 탄탈 분말 0.12g을 사용하여 제조하였다(소결조건: 온도 1,340℃, 30분, 소결체의 밀도: 5.5g/㎤, Ta 리드와이어: 0.29mmΦ). 이 소결체를 리드와이어의 일부를 제외하고 0.1질량% 인산 수용액에 침지하고, 소결체와 음극으로서의 Ta도금 전극 사이에 18V의 전압을 인가함으로써, 소결체를 80℃에서 3시간 동안 전기화학적으로 형성하여 Ta2O5로 이루어진 유전체층을 형성하였다. 계속하여, 소결체를 산화제에 침지하여 산화제 처리를 행한 후 전해중합을 행하는 일본특허 제2,054,506호에 기재된 방법에 따라, 상기 유전체의 표면 상에 반도체층을 형성하였다. 더욱 구체적으로, 중합 및 후-전기화학적 형성을 순차로 행하는 공정, 즉 산화제로서 13질량% 안트라퀴논술폰산 수용액, 모노머로서 에틸렌디옥시티오펜(모노머 농도가 포화 농도보다 낮은 수용액의 형태로 사용함), 도펀트로서 안트라퀴논술폰산 및 용제로서 물을 사용하여, 전해중합 시 상기 소결체와 음극(Ta도금 전극) 사이에 14V의 전압을 인가하면서 실온에서 5시간 중합을 행한 후, 0.1질량% 아세트산 수용액 중에서 13V로 후-전기화학적 형성을 행하는 공정을 6회 반복하여 반도체층을 형성하였다.
이 반도체층 상에 탄소 페이스트 및 은 페이스트를 순차 적층하여 캐패시터 소자를 제조하였다.
다음에, 별도로 준비된 표면이 주석도금된 리드프레임의 2개의 돌출부에 대해서 애노드측에 상기 소결체의 리드와이어를 재치하고, 캐소드측에 상기 소결체의 은 페이스트측을 재치하고, 전자는 스폿용접으로 연결하고, 후자는 은페이스트로 연결하였다. 그 후, 리드프레임의 일부를 제외한 전부를 트랜스퍼 몰딩에 의해 에폭시수지로 몰드하고, 그 리드프레임을 수지몰드 외부의 소정 위치에서 절단한 후, 굽혀서, 크기 7.3×4.3×2.8mm의 칩형 고체전해 캐패시터를 제조하였다.
이렇게 하여 제조된 캐패시터의 다중 유닛(각각의 실시예에 대해서 30유닛, 총 210유닛)을 준비하고, 이 캐패시터를 열처리하는 공정(가열 후, 온도를 실온까지 강온함) 및 에이징하는 공정을 표 1에 나타낸 조건 하에서 행하였다.
제조된 캐패시터의 실장시험에 있어서, 리드리스 크림 땜납에 의해 기판 상에 고정된 캐패시터를 최고온도 280℃로의 도중에 15초간 260℃의 온도패턴으로 설 정한 리플로우 로에 3회 통과시킨 후, LC값(4V, 실온에서 30초에서의 값)을 측정하였다. 각각의 실시예에 있어서의 30유닛(n=30)의 측정결과를 0.1CV㎂(C: 캐패시터의 용량, V: 정격 4V) 이하의 개수(양품률)로 표 2에 나타낸다.
실시예 6, 7 및 비교예 3~5:
니오브 잉곳의 수소 취화를 이용하여 분쇄한 수소니오브 1차 분말(평균입자지름: 0.5㎛)을 입상화하여 평균입자지름이 100㎛이고, 산소 함유량이 85,000ppm인 니오브 분말을 얻었다(이 니오브 분말은 미세 분말이므로, 자연적으로 산화됨). 얻어진 니오브 분말을 450℃에서, 질소 분위기 하에 방치하고, 700℃에서, Ar 하에 더 방치하여, 질화량 11,000ppm의 일부 질화된 니오브 분말(CV: 150,000㎌ㆍV/g)을 얻었다. 얻어진 니오브 분말을 0.29mmΦ 니오브 와이어와 함께 성형한 후, 1,300℃에서 소결하였다. 이 방법으로, 크기 4.0×3.5×1.7mm(질량: 0.08g)의 다중 소결체(애노드)를제조하였다(각각의 실시예에 대해서 30유닛, 총 150유닛). 각각의 소걸체를 0.1질량% 인산 수용액 중에서 80℃, 20V에서 10시간 전기화학적으로 형성하여, 산화 니오브를 주성분으로 하는 유전체층을 상기 애노드 표면 상에 형성하였다. 계속하여, 국제 PCT 특허출원 PCT/JP2004/001235호에 기재된 유전체층에 미세 결함부분을 형성한 후, 전류를 통과시키는 방법으로, 상기 유전체층 표면 상에 반도체층을 형성하였다. 더욱 구체적으로, 에틸렌디옥시티오펜, 및 안트라퀴논술폰산과 암모늄 퍼술페이트가 용해되어 있는 수용액을 유도체층 상에 도입하여 미세 폴리머 입자를 부착시킴으로써, 미세 결함부분을 형성한 후, 중합 및 후-전기화학적 형성을 순차로 행하는 조작, 즉 모노머로서 에틸렌디옥시티오펜(모노머 농도가 포 화 농도보다 낮은 수용액의 형태로 사용함), 도펀트로서 안트라퀴논술폰산 및 용제로서 물을 사용하여, 전해중합 시 상기 소결체와 음극(Ta도금 전극) 사이에 13V의 전압을 인가하면서 실온에서 7시간 중합을 행한 후, 0.1질량% 아세트산 수용액 중에서 14V에서 후-전기화학적 형성을 행하는 조작을 8회 반복하여 반도체층을 형성하였다. 그 후, 실시예 1과 동일한 과정을 행하여, 칩형 고체전해 캐패시터를 얻었다.
이렇게 하여 제조된 캐패시터의 복수유닛(각각의 실시예에 대해서 30유닛, 총 150유닛)을 준비하고, 이 캐패시터를 열처리하는 공정 및 에이징하는 공정을 표 1에 나타낸 조건 하에서 행하였다.
실시예 8:
로 중에 물이 담긴 용기를 위치시켜 수증기 존재 하에서 캐패시터의 열처리 공정을 행한 이외는, 실시예 6과 동일한 방법으로 칩형 고체전해 캐패시터를 제조하였다.
실시예 9:
각각의 에이징 공정 전에, 캐패시터를 90% RH, 60℃의 항습 챔버 중에 24시간 방치한 이외는, 실시에 6과 동일한 방법으로 칩형 고체전해 캐패시터를 제조하였다.
제조된 캐패시터의 실장시험에 있어서, 리드리스 크림 땜납에 의해 기판 상에 고정된 캐패시터를 최고온도 260℃로의 도중에 30초간 230℃의 온도패턴으로 설정한 리플로우 로에 3회 통과시킨 후, LC값(4V, 실온에서 30초에서의 값)을 측정하 였다. 각각의 실시예에 있어서의 30유닛(n=30)의 측정결과를 0.1CV㎂(C: 캐패시터의 용량, V: 정격 4V) 이하의 개수(양품률)로 표 2에 나타낸다.
Figure 112006000696427-PCT00003
Figure 112006000696427-PCT00004
각각의 실시예에 있어서, 나타낸 값은 30유닛(n=30)의 평균값이다.
* 25유닛에 결함(0.1CV 초과)이 있었기 때문에, 나타낸 값은 나머지 5유닛의 평균값이다.
실시예 1~5와 비교예 1, 2, 실시예 6~9와 비교예 3~5를 비교함으로써 알 수 있듯이, 실장 후의 LC는 캐패시터를 온도 225~305℃에서 방치하는 공정 및 이것을 에이징하는 공정을 2회 이상 순차반복한 경우 안정화된다.
본 발명의 고체전해 캐패시터의 제조방법에 따르면, 애노드체, 이 에노드체 상의 유전체층, 그 위의 반도체층 및 이 반도체층 상에 적층된 도전층을 포함하는 캐패시터 소자를 수지로 몰드하고 경화한 후, 그 수지몰드체를 온도 225~305℃에서 방치하는 공정 및 이것을 에이징하는 공정을 2회 이상 반복하는 경우, 실장 후의 누설전류(LC)값이 개선된 고체전해 캐패시터를 얻을 수 있다.

Claims (9)

  1. 토산금속, 토산금속을 주성분으로 하는 합금, 토산금속의 도전성 산화물 및 그 2종 이상의 혼합물로 이루어진 군에서 선택되는 1종 이상을 함유하는 재료로 이루어진 애노드체, 상기 에노드체 상에 전해산화(전기화학적 형성)에 의해 형성되고 산화물을 주성분으로 하는 유전체층, 상기 유전체층 상에 형성된 반도체층 및 상기 반도체층 상에 적층된 도전층을 포함하는 고체전해 캐패시터 소자를 수지로 몰딩하고, 경화한 후, 전압인가(에이징)처리하는 고체전해 캐패시터의 제조방법에 있어서, 상기 수지몰딩하고 경화하는 공정 후에, 수지몰드체를 온도 225~305℃에서 방치하는 공정 및 에이징 공정을 2회 이상 순차반복하는 공정을 포함하는 것을 특징으로 하는 고체전해 캐패시터의 제조방법.
  2. 제1항에 있어서, 상기 수지몰드체를 온도 225~305℃에서 방치하는 공정은 온도 225~305℃에서 방치하는 것을 다수회 행하는 공정인 것을 특징으로 하는 고체전해 캐패시터의 제조방법.
  3. 제1항에 있어서, 상기 수지몰드체를 온도 225~305℃에서 방치한 후의 에이징 공정은 상기 수지몰드체를 온도 200℃ 이하로부터 캐패시터의 내한온도까지 냉각한 후 전압인가하는 공정인 것을 특징으로 하는 고체전해 캐패시터의 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 토산금속이 탄탈인 것을 특징으로 하는 고체전해 캐패시터의 제조방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 토산금속이 니오브인 것을 특징으로 하는 고체전해 캐패시터의 제조방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 토산금속의 도전성 산화물이 산화 니오브인 것을 특징으로 하는 고체전해 캐패시터의 제조방법.
  7. 제1항 내지 제6항 중 어느 한 항에 기재된 제조방법에 의해 제조된 것을 특징으로 하는 고체전해 캐패시터.
  8. 제7항에 기재된 고체전해 캐패시터를 사용한 것을 특징으로 하는 전자회로.
  9. 제7항에 기재된 고체전해 캐패시터를 사용한 것을 특징으로 하는 전자소자.
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