KR20060028639A - 박막 ｓｏｉ 소자, 기생 ｍｏｓ 채널이 형성되는 것을차단하는 방법 및 ｃｍｏｓ 소자 - Google Patents

박막 ｓｏｉ 소자, 기생 ｍｏｓ 채널이 형성되는 것을차단하는 방법 및 ｃｍｏｓ 소자 Download PDF

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Abstract

소스 또는 드레인 영역 바로 아래의 깊은 N 주입에 의해 소스(101)와 드레인(102) 사이에 전류가 흐르는 것을 차단해서, 소자의 박막 부분에 기생 채널(110)이 생성되지 않게 한 SOI 소자가 개시된다. 깊은 N 주입은 공핑 영역이 형성되는 것을 차단해서 소스(101)와 드레인(102) 영역 사이에 전류 흐름을 끊는다.

Description

박막 ＳＯＩ 소자, 기생 ＭＯＳ 채널이 형성되는 것을 차단하는 방법 및 ＣＭＯＳ 소자{PREVENTION OF PARASITIC CHANNEL IN AN INTEGRATED SOI PROCESS}
본 발명은 CMOS 소자에 관한 것이고, 더 상세하게는 소스에 형성된 박막 CMOS 소자, 이른바 소스 폴로워 구성에 존재하는 기생 MOS 채널을 제거하는 기술에 관한 것이다. 깊은 N 주입을 수행해서 구조를 개선하는 방법도 개시되어 있다. 주로 PMOS 소자에 적용될 수 있지만 본 발명은 NMOS 구성에서도 사용될 수 있다.
도 1은 소스(101), 드레인(102) 및 MOS 게이트 영역(103)을 포함하는 박막 CMOS 소자를 도시하고 있다. SOI 층(104)은 매립 산화물 층(106)과 함께 MOS 접합부(105)를 형성한다. 매립 산화물 층(106) 아래에는 전형적으로 두께가 수백 마이크론인 기판 층(107)이 있다. 도 1에 도시된 축적에서, 기판 층(107)은 도시하기에는 너무 두꺼우며, 따라서 전체가 도시된 것은 아니다.
종종 소스 하이 모드라고도 불리는 소스 폴로워 모드에서, 소스(101)는 기판(107)이 유지되는 전압보다 전형적으로 더 높은 전압으로 바이어싱된다. 이 전압차는 전형적인 용용 분야에서 2백 볼트이상이 될 수 있다. SOI 층(104)이 1 마이크론 보다 약간 더 두꺼울 수 있는 박막 소자에서, 이 전압차는 충분히 MOS 접합부(105)나 그 부근에 원치 않는 공핍 영역을 생성할 수 있다. 따라서 도 1에 도시된 바와 같이 기생 경로(110)가 MOS 접합부의 소스(101)와 드레인(102) 사이에서 존재한다. 이 영역은 기생 MOS 채널을 생성해서 실제 MOS 게이트 영역(103)이 턴 오프될 때 소스(101)와 드레인(102) 사이에 누설 전류가 흐르게 한다. 따라서, 이 소자는 바람직하지 않게 제 2 게이트 영역이 존재하는 것처럼 동작하게 되고, 여기서 제 2 게이트는 실제 게이트 영역(103)이 오프 상태 일 때에도 온 상태이다.
지금까지 박막 SOI 소자가 소스 폴로워 구성으로 사용될 때 이 누설 전류를 차단하는 기존의 기술은 없었다. 종래의 솔루션은 모두 박막 소자가 아닌 더 두꺼운 SOI 층(104)을 사용하는 것을 포함한다. 이들 종래의 소자는 두꺼운 SOI 층을 가지고 있어서 기생 MOS 채널(110)을 유발하는 공핍 영역이 발생하지 않았다. 그러나, 박막의 응용 분야에서 영역(110)은 정상 게이트 영역에 더해서 제 2 전류 경로의 역할을 한다.
박막 SOI 소자를 사용하는 소스 폴로워 구성에서 이 기생 채널(110)을 제거하는 기술이 이 기술 분야에 요구된다.
상보형의 장치(즉, 소스가 기판보다 훨씬 더 낮게 바이어스되는 NMOS 소자를 사용하는)에서도 유사한 문제가 있을 수 있다.
도 1은 기생 MOS 채널(110)을 도시하는 종래의 CMOS 박막 소자를 도시하는 도면,
도 2는 본 발명에 따라 제조된 소자의 개념도,
도 3a-3d는 소자 전체의 다양한 위치에서의 도핑 농도를 나타내는 도면.
도 2는 소스 영역(101) 아래에 위치한 깊은 N 층(201)을 포함하는 예시적인 PMOS 소자를 도시하고 있다. 기판 영역(107)은 -200볼트의 예시적인 전압으로 유지되며, 이는 소스가 바이어싱되는 전형적인 전압보다 200볼트이상 더 낮다. SOI 층(104)이 비교적 얇기 때문에(약 1 마이크론 이상), 도 1에 도시된 바와 같이 드레인(102)과 소스(101) 사이에 형성되는 공핍 영역으로부터 기생 MOS 채널(110)이 생성된다. 그러나, 소스 영역(101) 바로 아래에 도시된 깊은 N 층(201)이 완전히 공핍하는 것을 방지하고, 대신 도 2에 점선으로 도시된 바와 같은 공간 전하 중성 영역(205)를 형성한다. 이 공간 하전 중성 영역(205)은 소스(101)와 드레인(102) 사이에서, MOS 채널(110)을 통해 형성될 수 있는 어떤 기생 채널을 따라서 전류가 흐르는 것을 방지한다.
바람직한 실시예에서, 2배로 이온화된 31P++의 주입 및 200KeV 주입 머신을 사용해서 깊은 N 층(201)을 주입한다. 이로써 고에너지 주입 머신을 사용하지 않고도 400KeV 주입 에너지를 제공한다.
도 2에서 깊은 N층이 소스 영역(101) 아래에 도시되어 있지만 공간 전하 중성 영역(205)이 소스(101)와 드레인(102) 사이에서 기생 전류 경로(110)가 될 수 있는 어느 곳에서나 형성될 수 있다는 점에 주의한다. 따라서, 깊은 N 층(201)이 소스 영역(101) 아래가 아닌 드레인 영역(102) 바로 밑에 위치될 수 있다.
이 소자가 소스 하이 PMOS 구성에 주로 적용되고 있지만, 상보형의 소자가 NMOS에도 구현될 수 있다. 이러한 NMOS 소자가 여기 설명된 것과 유사한 농도로 소스 또는 드레인 아래에 P 주입을 포함할 수 있고, 소자의 바이어스 구성이 PMOS 소자에 대해서 설명된 것과 반대인 장치에도 적용될 수 있다.
도 3a-3d은 PMOS 소자에서 본 발명을 구성하는 것에 관한 제조 정보를 더 도시하고 있다. 도 3a는 위에 설명된 소자의 다양한 부분의 상대적인 두께를 도시하는 단면도이다. 도 3a에 도시된 소자는 도 3b에 표시된 농도로 도핑된다. 도 3c 및 도 3d는 소스 및 드레인 영역 각각의 도핑 농도를 비교한다. 깊은 N 영역의 도핑 농도가 N 웰, 게이트 영역에 관해서 도 3b에 도시된 농도보다 거의 1 정도 더 진한 도 3d에 도시되어 있다는 점에 주의한다.
이상 본 발명의 바람직한 실시예를 설명하였지만, 다양한 수정 및 추가가 당업자에게는 자명할 것이라는 점에 주의한다. 첨부된 청구항은 이러한 수정을 포함하도록 되어 있다.

Claims (11)

  1. 소스(101), 게이트(103), 드레인(102), SOI 층(104) 및 기판층(107)을 포함하는 박막 SOI(Silicon on Insulator) 소자에 있어서,
    상기 기판 층은 상기 소스와 상기 드레인 사이에 기생 MOS 채널(110)이 형성될 정도로 상기 소스보다 낮은 전위로 유지되고,
    상기 소스 또는 상기 드레인과 상기 MOS 기생 채널 사이에 깊은 N 주입 층(201)이 형성되어서, 상기 소자가 오프 상태일 때 상기 기생 MOS 채널을 통해서 상기 소스와 상기 드레인 사이에서 전류가 흐르는 것을 방지하는
    박막 SOI 소자.
  2. 제 1 항에 있어서,
    상기 깊은 N 주입층(201)이 상기 소스(101)와 상기 기생 MOS 채널(110) 사이에 형성되는
    박막 SOI 소자.
  3. 제 1 항에 있어서,
    상기 깊은 N 주입층(201)이 상기 드레인(102)와 상기 기생 MOS 채널(110) 사 이에 형성되는
    박막 SOI 소자.
  4. 소스(101), 게이트(103), 드레인(102), SOI 층(104) 및 기판층(107)을 포함하는 박막 SOI 소자에 있어서,
    상기 SOI 층은 상기 소스(101)와 상기 드레인(102) 사이에 기생 MOS 채널(110)이 형성될 정도로 상기 소스(101) 보다 높은 전위로 유지되고,
    상기 소스(101) 또는 상기 드레인(102)과 상기 기생 MOS 채널 사이에 깊은 P 주입 층이 형성되어서, 상기 소자가 오프 상태일 때 상기 기생 MOS 채널(110)을 통해서 상기 소스(101)와 상기 드레인(102) 사이에서 전류가 흐르는 것을 방지하는
    박막 SOI 소자.
  5. 제 1 항에 있어서,
    상기 깊은 P 주입층(201)이 상기 소스(101)와 상기 기생 MOS 채널(110) 사이에 형성되는
    박막 SOI 소자.
  6. 제 1 항에 있어서,
    상기 깊은 P 주입층(201)이 상기 드레인(102)과 상기 기생 MOS 채널(110) 사이에 형성되는
    박막 SOI 소자.
  7. MOS 소자의 소스와 드레인을 분리해서 기생 MOS 채널이 형성되는 것을 차단하는 방법에 있어서,
    두배로 이온화된 31P++ 주입을 추가해서 상기 MOS 소자의 상기 드레인(102)과 소스(101) 아래에 깊은 N 층(201)을 형성함으로써, 상기 소자가 오프 상태일 때 상기 MOS 소자에 형성된 기생 MOS 채널(110)을 통해서 전류가 흐르는 것을 차단하는 단계
    를 포함하는 방법.
  8. 제 7 항에 있어서,
    상기 소자는 매립 산화물 층을 포함하고,
    상기 기생 MOS 채널은 상기 매립 산화물 층(106)과 실리콘 층(104)의 인터페이스에 혹은 그 부근에 형성되는
    방법.
  9. 제 7 항에 있어서,
    상기 깊은 N 층(201)의 상기 도핑 농도는 상기 소자의 N 웰 층보다 거의 1 정도 더 진한
    방법.
  10. 매립 산화물 층(106)에 인접하며, 게이트 영역(103)에 의해 분리되는 소스(101) 및 드레인(102) 영역을 포함하는 CMOS 소자에 있어서,
    상기 매립 산화물 층(106)은 기판 층(107)에 인접하고,
    상기 드레인(102) 또는 소스(101) 바로 아래에 상기 기판층과 상기 소스 사이의 전위차가 30볼트 이상이 되도록 입자의 주입 층(201)이 형성되고,
    상기 게이트 영역과 상기 주입층(201)을 지나서 형성된 기생 MOS 채널(110)이 상기 기생 MOS 채널(110)을 상기 드레인 영역(102)으로부터 분리시켜서 상기 기생 MOS 채널(110)을 통해서 상기 소스(101)와 상기 드레인(102) 사이에서 전류가 흐르는 것을 차단하는
    CMOS 소자.
  11. 제 10 항에 있어서,
    약 200eV의 에너지로 이온화된 입자가 주입되는
    CMOS 소자.
KR1020057023863A 2003-06-11 2004-06-08 박막 ｓｏｉ 소자, 기생 ｍｏｓ 채널이 형성되는 것을차단하는 방법 및 ｃｍｏｓ 소자 KR20060028639A (ko)

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