KR20060010124A - 공동부를 구비한 캡 웨이퍼, 이를 이용한 반도체 칩, 및그 제조방법 - Google Patents
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Abstract
캡 웨이퍼, 및 이를 이용하여 패키징된 반도체 칩이 개시된다. 본 캡 웨이퍼는, 하부 표면 상의 소정 영역에 공동부가 제작된 웨이퍼, 및, 웨이퍼의 상부 및 하부를 관통하여 공동부 내부로 연결되는 적어도 하나의 관통전극을 포함한다. 한편, 본 반도체 칩은, 상부 표면 상의 소정 영역에 소정의 회로소자가 제작된 베이스 웨이퍼, 하부 표면 상의 소정영역에 소정 크기의 공동부가 제작되며, 공동부 내에 회로소자가 위치하도록 베이스 웨이퍼와 결합하여 회로소자를 패키징하는 캡 웨이퍼, 및, 캡 웨이퍼의 상부 및 하부를 관통하여 공동부 내부로 연결되며, 회로소자와 전기적으로 연결되는 적어도 하나의 관통전극을 포함한다. 이에 따라, 전체 사이즈를 감소시킬 수 있으며, 반도체 칩의 제조수율을 향상시킬 수 있다.
캡 웨이퍼, 패키징, 비아홀, 전극
Description
도 1은 종래 캡 웨이퍼의 구성을 나타내는 수직 단면도,
도 2는 또다른 종래 캡 웨이퍼의 구성을 나타내는 수직 단면도,
도 3은 본 발명의 일실시예에 따른 캡 웨이퍼 및 이를 이용하여 제조된 반도체 칩의 구성을 나타내는 수직 단면도,
도 4는 도 3에 도시된 캡 웨이퍼의 구성을 나타내는 수평 단면도,
도 5a 내지 도 5e는 도 2에 도시된 캡 웨이퍼의 제조방법을 설명하기 위한 수직 단면도,
도 6은 본 발명의 제2실시예에 따른 캡 웨이퍼의 구성을 나타내는 수직 단면도,
도 7a 내지 도 7e는 도 6에 도시된 캡 웨이퍼의 제조방법을 설명하기 위한 수직 단면도,
도 8은 본 발명의 제3실시예에 따른 캡 웨이퍼의 구성을 나타내는 수직 단면도,
도 9a 내지 도 9g는 도 8에 도시된 캡 웨이퍼의 제조방법을 설명하기 위한 수직 단면도이다.
* 도면 주요 부분에 대한 부호의 설명 *
100, 200, 300 : 웨이퍼 110, 210, 340 : 전극
120, 220, 370 : 공동부 130, 320 : 씨드층
140, 230, 360 : 접합물질
본 발명은 웨이퍼 상에 제작된 회로소자를 패키징하기 위한 캡웨이퍼, 이를 이용하여 패키징된 반도체 칩, 및 그 제조방법에 대한 것으로, 보다 상세하게는 회로소자가 차지하는 공간을 확보하기 위한 공동부, 및, 공동부 내부에 제작되어 외부 전원과 회로소자를 전기적으로 연결시키기 위한 전극을 포함하는 캡웨이퍼, 반도체칩, 및 그 제조방법에 관한 것이다.
다양한 전자제품에서 사용되는 각종 칩(chip)은 외부로부터 전원을 공급받아 특정 동작을 수행하게 된다. 또한, 칩 내부에는 미세한 전자회로가 내장되어 있어 외부충격에 쉽게 손상될 수 있다는 문제점이 있다. 따라서, 칩 제조과정에 있어서, 칩에 전기적인 연결을 해 주고, 외부의 충격에 견디도록 밀봉 포장하여 물리적인 기능과 형상을 갖게 해주는 패키징(Packaging)공정이 필수적으로 요구된다. 특히, 최근 전자제품의 추세인 초소형, 고성능화 등이 가능해지기 위해서는 웨이퍼 레벨에서의 패키징이 이루어져야 한다.
일반적으로 웨이퍼 레벨 패키징을 하기 위해서는, 회로소자가 제작된 웨이퍼에 소정 형태의 캡 웨이퍼(cap wafer)를 본딩(bonding)시키게 된다.
도 1은 미국특허 US 6376280호에 기재된 캡 웨이퍼(cap wafer)의 구성을 나타내는 수직 단면도이다. 도 1에 따르면, 캡웨이퍼(10)에는 상부 표면부터 하부 표면까지 관통하는 비아홀(via hole : 11)이 제작된다. 또한, 베이스 웨이퍼(base wafer : 20)의 상부 표면에는 소정 종류의 회로소자(30)가 제작되며, 회로소자(30)와 전기적으로 연결된 본딩패드(21), 및, 캡 웨이퍼(10)와 접합하여 회로소자(30)를 밀봉하기 위한 패드(22) 등도 제작된다. 또한, 패키징을 하기 위해서, 캡 웨이퍼(10)에는 패드(22)와 접합하기 위한 가스캣(gasket : 13) 및 본딩패드(21)와 접합하기 위한 가스캣(14)이 제작된다.
한편, 회로소자(30)를 외부전원과 연결시키기 위해서, 비아홀(11)을 통해 와이어 본딩(wire bonding)이 이루어진다. 즉, 외부전원 및 회로소자(30)는 와이어(12) 및 본딩패드(21)를 통해 전기적으로 연결된다. 하지만, 와이어 본딩 방식의 경우, 와이어 부분에서의 기생 캐패시턴스(parasitic capacitance) 등으로 인해, 칩의 성능이 떨어지게 된다는 문제점이 있다. 또한, 최근 개발이 가속화되고 있는 고성능 칩의 경우, 많은 수의 리드(전기신호를 전송하는 통로)를 수용하고 싶어하나, 와이어본딩(Wire bonding)방식으로는 리드 수를 무한정 늘리는데 기술적 한계가 따르게 되므로, 고성능 칩에 적용하기 어렵다는 문제점도 있었다.
또한, 도 1의 캡 웨이퍼(10)를 이용하여 패키징을 하는 경우, 회로소자(30)와 전기적으로 연결하기 위한 본딩패드(21)를 회로소자(30) 주변에 제작하여야 하 므로, 본딩패드(21)의 크기만큼 칩의 크기가 커진다는 문제점이 있었다.
도 2는 또다른 종래 캡 웨이퍼(40)의 구성을 나타내는 수직 단면도이다. 도 2에 따른 캡 웨이퍼(40)는, 와이어본딩을 사용하지 않고 관통전극(feed-through : 41)을 사용하여 외부전원을 연결한다. 관통전극(41)은 도금 방식을 이용하여 비아홀 내부를 채우는 방식으로 제작된다.
한편, 캡 웨이퍼(40)의 하부 표면의 가장자리에는 베이스 웨이퍼(50)와 접합하기 위한 실링층(sealing layer: 43)이 적층된다. 또한, 베이스 웨이퍼(50) 상부 표면의 가장자리에도 캡 웨이퍼(40)와 접합하기 위한 실링층(52)이 적층된다. 이에 따라, 온도 및 압력이 가해지면 두 실링층(43, 52)이 상호 반응함으로써 패키징이 이루어지게 된다. 이에 따라, 캡 웨이퍼(40) 및 베이스 웨이퍼(50)가 결합하게 되면, 관통전극(41)은 패드(42) 및 도전층(51)을 통해 베이스 웨이퍼(50)상의 회로소자(60)와 전기적으로 연결되게 된다. 도전층(51)은 베이스 웨이퍼(50) 상에서 회로소자의 리드(lead)선과 패드(42)를 연결시키기 위한 커넥터(connector) 역할을 한다. 이에 따라, 외부전원으로부터 인가되는 구동신호를 내부의 회로소자(60)에 전달할 수 있게 된다.
도 2에 따른 캡 웨이퍼(10)는 관통전극(41)을 사용하므로 회로소자(60)의 리드 수가 제한된다는 문제점은 해결할 수 있으나, 도전층(51) 등을 필요로 하므로 소자의 크기가 크다는 문제점은 여전히 잔존하게 된다.
또한, 캡 웨이퍼(40) 및 베이스 웨이퍼(50)를 본딩하는 과정에서 제조수율이 떨어지게 된다는 문제점이 있다. 즉, 관통전극(41)을 형성하는 도전성 물질과 캡 웨이퍼(40)를 이루는 물질의 종류가 다르므로, 열팽창율 등과 같은 특성도 다르게 된다. 이에 따라서, 본딩과정에서 고온 및 고압이 가해지면, 관통전극(41)을 이루는 물질이 하부로 팽창하여 웨이퍼(40, 50) 간의 간극을 넓힐 여지가 있다. 간극이 넓어지게 되면, 실링층(43, 52)간의 본딩이 어려워 지게 된다. 또한, 비아홀 내부에 제작된 관통전극(41) 및 캡 웨이퍼(40) 간의 접합면에서 고온, 고압에 의한 변형이 생길 수 있다. 이러한 문제점은 결과적으로 제품 제조 수율을 떨어뜨리게 된다.
한편, 관통전극(41)을 제조하는 과정을 살펴보면, 캡 웨이퍼(40)에 비아홀을 제작하고, 비아홀 내부의 사이드면 및 캡 웨이퍼(40) 상부표면 등에 씨드층을 적층한 후, 도금액을 이용하여 도금을 하게 된다.
이러한 방법으로 도금을 하는 경우, 각 씨드층(캡 웨이퍼(40) 상부의 씨드층 및 비아홀 내부의 씨드층)에서의 도금속도가 각각 달라서, 관통홀 내부를 완전히 채우지 못하고 약간씩 틈이 생기거나, 보이드(void)가 형성될 수 있게 된다. 보이드가 생기게 되면, 보이드 내부의 불순물이 녹이 슬어 기기의 고장을 불러오거나, 외부에서 인가되는 전류에 가열되어 파손될 수 있다는 문제점이 있다. 한편, 틈이 생긴 경우에는, 외부로부터 미세한 먼지등이 유입되어 소자 내부에 들어가게 됨으로써, 소자의 오동작을 일으킬 수 있다는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 공동부 및 그 공동부 내부에 제작된 전극을 구비하여, 패키징 과정에서의 제조수율을 높이 고, 전체 칩 크기를 줄일 수 있는 캡 웨이퍼 및 그 제조방법을 제공함에 있다.
본 발명의 또다른 목적은, 공동부 및 그 공동부 내부에 제작된 관통전극을 구비한 캡 웨이퍼를 이용하여 패키징된 반도체 칩을 제공함에 있다.
본 발명의 또다른 목적은, 비아홀 내부에 절연막을 더 구비함으로써, 관통전극과의 사이에서 DC 성분의 전기신호가 누설되는 것을 방지할 수 있는 캡 웨이퍼 및 그 제조방법을 제공함에 있다.
본 발명의 또다른 목적은, 관통전극을 제작함에 있어, 비아홀의 사이드면에 씨드층을 적층하지 않고 도금함으로써 틈 또는 보이드가 생길 수 있는 가능성을 방지하는 관통전극제조방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일실시에에 따른 캡 웨이퍼는, 하부 표면 상의 소정 영역에 공동부가 제작된 웨이퍼, 및, 상기 웨이퍼의 상부 및 하부를 관통하여 상기 공동부 내부로 연결되는 적어도 하나의 관통전극을 포함한다.
바람직하게는, 상기 관통전극 및 상기 웨이퍼 사이에 제작되어, 상기 관통전극 및 상기 웨이퍼를 상호 절연시키는 절연막을 더 포함할 수 있다.
또한 바람직하게는, 상기 웨이퍼의 하부 표면 상에 제작되어, 상기 관통전극과 연결되는 패드를 더 포함할 수 있다.
보다 바람직하게는, 상기 웨이퍼의 하부 표면 상에서 상기 공동부를 제외한 소정 영역에 적층된 실링층(sealing layer)을 더 포함할 수 있다. 이 경우, 상기 실링층은 Au, Sn, In, Pb, Ag, Bi, Zn, 및 Cu 중 적어도 하나의 물질의 조합으로 이루어질 수 있다.
이상과 같은 캡 웨이퍼를 사용하여 패키징된 반도체 칩(chip)은, 상부 표면 상의 소정 영역에 소정의 회로소자가 제작된 베이스 웨이퍼, 하부 표면 상의 소정영역에 소정 크기의 공동부가 제작되며, 상기 공동부 내에 상기 회로소자가 위치하도록 상기 베이스 웨이퍼와 결합하여 상기 회로소자를 패키징하는 캡 웨이퍼, 및, 상기 캡 웨이퍼의 상부 및 하부를 관통하여 상기 공동부 내부로 연결되며, 상기 회로소자와 전기적으로 연결되는 적어도 하나의 관통전극을 포함한다.
바람직하게는, 상기 관통전극 및 상기 캡 웨이퍼 사이에 제작되어, 상기 관통전극 및 상기 캡 웨이퍼를 상호 절연시키는 절연체막을 더 포함할 수 있다.
또한 바람직하게는, 상기 관통전극 및 상기 회로소자를 전기적으로 연결시키는 패드를 더 포함할 수도 있다.
보다 바람직하게는, 상기 캡 웨이퍼의 하부 표면상에서 상기 공동부를 제외한 소정 영역에 적층된 제1실링층(sealing layer), 및, 상기 베이스 웨이퍼의 상부 표면상에서 상기 제1실링층에 대응되는 위치에 적층되며, 상기 제1실링층과 반응하여 상기 캡웨이퍼 및 상기 베이스 웨이퍼를 접합시키는 제2실링층을 더 포함할 수 있다. 이 경우, 상기 제1실링층 및 상기 제2실링층 중 적어도 하나는, Au, Sn, In, Pb, Ag, Bi, Zn, 및 Cu 중 적어도 하나의 물질의 조합으로 이루어질 수 있다.
한편, 본 발명의 또다른 실시예에 따른 캡 웨이퍼는, 하부 표면 상의 소정 영역에 공동부가 제작된 웨이퍼, 상기 공동부 내부에 위치하며, 상기 웨이퍼의 상하부를 관통하는 적어도 하나의 비아홀, 및, 상기 비아홀 내부의 사이드면에 적층된 메탈층을 포함한다.
바람직하게는, 상기 메탈층 및 상기 웨이퍼 사이에 위치하며, 상기 메탈층 및 상기 웨이퍼를 상호 절연시키는 절연막을 더 포함할 수 있으며, 상기 웨이퍼의 하부 표면 상에서 상기 공동부 내부에 제작되어, 상기 메탈층에 연결되는 패드를 더 포함할 수도 있다.
또는, 상기 웨이퍼의 하부 표면 상에서 상기 공동부를 제외한 소정 영역에 적층된 실링층(sealing layer)을 더 포함할 수도 있으며, 상기 실링층은, Au, Sn, In, Pb, Ag, Bi, Zn, 및 Cu 중 적어도 하나의 물질의 조합으로 이루어 질 수 있다.
한편, 본 발명의 일실시예에 따른 캡 웨이퍼의 제조방법은, (a) 웨이퍼의 하부 표면 상의 소정 영역을 식각하여 공동부를 제작하는 단계, (b) 상기 웨이퍼의 상부 및 하부를 관통하는 적어도 하나의 비아홀을 상기 공동부의 내부에 제작하는 단계, 및, (c) 상기 비아홀 내부를 소정의 도전물질로 매립하여 적어도 하나의 관통전극을 제작하는 단계를 포함한다.
바람직하게는, 상기 (b)단계는, 상기 공동부가 제작된 상기 웨이퍼의 하부 표면 전면에 소정의 메탈층을 적층하는 단계, 및, 상기 웨이퍼의 상부 표면 상의 소정 영역을 식각하여, 상기 웨이퍼의 상부표면으로부터 상기 공동부 내부에 적층된 메탈층까지 연결되는 상기 비아홀을 제작하는 단계를 포함할 수 있다.
또한 바람직하게는, 상기 (b)단계는, 상기 비아홀 내부의 사이드면에 소정의 절연막을 적층하는 단계를 더 포함할 수 있다.
보다 바람직하게는, 상기 (c)단계는, 상기 웨이퍼의 상부 표면을 도금 용액에 노출시키는 단계, 및, 상기 비아홀을 통해 노출된 상기 메탈층 상에 소정의 도전물질이 도금되어 상기 비아홀을 매립하는 단계를 포함할 수도 있다.
한편, 상기 웨이퍼의 하부 표면 상에 적층된 상기 메탈층을 소정 패턴으로 식각하여, 상기 관통전극과 연결된 패드를 제작하는 단계, 및, 상기 웨이퍼의 하부 표면 및 상기 패드 표면에 각각 상기 베이스웨이퍼 및 상기 회로소자와 접합하기 위한 실링층을 적층하는 단계를 더 포함하는 것도 바람직하다.
한편, 본 발명의 또다른 실시예에 따른 관통전극의 제조방법은, 웨이퍼의 일표면의 전면(全面)에 소정의 메탈층을 적층하는 단계, 상기 웨이퍼의 타표면을 식각하여 상기 메탈층까지 연결되는 적어도 하나의 비아홀을 제작하는 단계, 상기 웨이퍼의 타표면을 소정의 도금용액에 노출시키는 단계, 및, 상기 비아홀을 통해 노출된 상기 메탈층을 씨드로 사용하여 소정의 도금물질을 도금함으로써, 상기 비아홀을 매립하는 단계를 포함한다.
이하에서, 첨부된 도면을 참조하여 본 발명에 대하여 자세하게 설명한다.
도 3은 본 발명의 일실시예에 따른 캡 웨이퍼 및 이를 이용하여 제조된 반도체 칩의 구성을 나타내는 수직 단면도이다. 도 3에 따르면, 본 캡 웨이퍼(100)는, 관통전극(feed-through : 110), 공동부(cavity : 120), 상부전극(145), 하부전극(130a), 패드(pad : 130b), 및, 제1실링층(sealing layer : 140)을 포함한다. 또한, 도 3의 하단에는 캡 웨이퍼(100)와 결합하여 반도체 칩을 형성하는 베이스 웨 이퍼(150)가 도시된다. 베이스 웨이퍼(150)의 상부 표면의 중심부에는 소정 종류의 회로소자(160)가 제작되어 있으며, 상부 표면의 가장자리에는 제2실링층(151)이 적층된다.
상술한 바와 같이, 캡 웨이퍼(cap wafer : 100)란 상술한 바와 같이 회로소자(160)를 패키징하기 위해 베이스 웨이퍼(150)와 결합하는 패키징 웨이퍼를 의미한다. 이에 따라, 캡 웨이퍼(100) 및 베이스 웨이퍼(150)가 본딩(bonding)되면, 회로소자(160)를 패키징한 반도체 칩이 제작되게 된다.
한편, 공동부(120)는 베이스 웨이퍼(150) 상부 표면에 제작된 회로소자(160)가 내장(內藏)되는 공간을 확보하기 위한 것이다. 이에 따라, 공동부(120)의 면적은 회로소자(160)의 면적보다 어느 정도 크게 제작하며, 공동부(120)의 깊이도 회로소자(160)의 높이보다 더 크게 제작한다.
공동부(120) 내부에는, 캡 웨이퍼(100)의 상부 및 하부를 관통하는 관통전극(110)이 제작된다. 관통전극(110)은 캡 웨이퍼(100)를 식각하여 비아홀(via hole)을 제작한 후, 도금 공정을 통해서 비아홀 내부를 도전물질로 매립하는 방식으로 제작될 수 있다. 관통전극(110)의 개수는 회로소자(160)의 리드(lead : 미도시) 수에 맞게 제작될 수 있으며, 관통전극(110)의 하부에는 하부전극(130a)이 제작되어, 회로소자(160)의 리드와 전기적으로 연결되도록 한다. 관통전극(110)의 상부에는 상부전극(145)이 제작되어, 외부전극과 전기적으로 연결되도록 한다.
캡 웨이퍼(100)의 하부 표면 상에서 공동부(120)를 제외한 부분에는, 패드(130b) 및 제1실링층(140)이 적층된다. 패드(130b)는 동일한 베이스 웨이퍼(150) 상에 제작되는 다른 회로소자와 본 회로소자(160)를 전기적으로 연결시키는 역할을 할 수 있다. 또는, 패드(130b)는 캡 웨이퍼(100) 및 베이스 웨이퍼(150)가 접합되는 경우, 회로소자를 밀봉하기 위한 가스캣(gasket) 역할도 할 수 있다.
한편, 패드(130b) 및 하부전극(130a) 상에 적층되는 제1실링층(140)은 베이스 웨이퍼(150) 상에 적층된 제2실링층(151)과 반응하여 캡 웨이퍼(100) 및 베이스 웨이퍼(150)를 접합시키게 된다. 이 경우, 제1실링층(140) 및 제2실링층(151)에 사용될 수 있는 물질은, Au, Sn, In, Pb, Ag, Bi, Zn, 및 Cu 중 하나가 될 수 있다. 또는, 이 중, 적어도 두개 이상의 물질이 조합되어 사용될 수도 있다. 이에 따라, 적정 온도 및 압력이 가해지면 제1 및 제2실링층(140, 151)이 상호 반응하여 결합하므로 패키징이 이루어지고, 결과적으로 반도체 칩이 제조되게 된다. 본 반도체 칩 내에서, 회로소자(160)는 공동부(120) 내부 공간에 위치하게 되며, 하부전극(130a)을 통해 관통전극(110)과 전기적으로 연결된다.
도 4는 도 3의 실시예에 따른 캡 웨이퍼의 구성을 나타내는 수평 단면도이다. 도 4에 따르면, 캡 웨이퍼(100)의 하부에는 소정 크기의 공동부(120)가 제작되어 있다. 공동부(120)의 면적은 회로소자가 실장될 영역(125)의 면적보다 더 크게 제작한다. 한편, 도 4에 도시된 바와 같이, 하부에 공동부(120)가 위치하는 영역상에 복수개의 관통전극(110)이 제작된다. 한편, 캡 웨이퍼(100)의 하부 표면의 가장자리는 실링층(140)을 이용하여 베이스 웨이퍼(150)와 본딩되는 본딩영역(135)이 된다.
본 실시예에서와 같이 관통전극(110)을 공동부(120) 내부에 제작하게 되면 회로소자(160)의 리드와 직접적으로 연결할 수 있게 된다. 따라서, 베이스 웨이퍼(150)의 표면상에 별도의 커넥터(미도시)를 제작할 필요가 없으므로, 소자의 전체 면적을 줄일 수 있게 된다. 또한, 관통전극(110)의 위치가 베이스 웨이퍼(150)와 본딩되는 부분과 일정 거리 이격되므로, 본딩 과정에서 고온 및 고압이 가해져서 팽창되거나 변형되더라도 본딩에는 영향을 미치지 않게 된다. 결과적으로 제조 수율이 향상되게 된다.
도 5a 내지 도 5e는 도 3의 실시예에 따른 캡 웨이퍼의 제조방법을 설명하기 위한 수직 단면도이다. 먼저, 도 5a에 따르면, 웨이퍼(100)의 하부 표면의 소정영역을 식각하여 공동부(120)를 제작한다. 공동부(120)의 면적 및 깊이는 내장하고자 하는 회로소자의 크기에 따라 결정한다.
다음으로, 도 5b에서와 같이, 웨이퍼(100) 하부 표면의 전면에 메탈층(130)을 적층한다. 메탈층(130)은 후술하는 도금 과정에서 씨드(seed)의 역할을 하는 부분이다.
다음으로, 도 5c에서와 같이, 웨이퍼(100)의 상부표면을 식각하여 적어도 하나 이상의 비아홀(via hole : 115)을 제작한다. 이 경우, 하부에 공동부(120)가 위치하는 웨이퍼(100) 영역을 식각하여 메탈층(130)이 웨이퍼(100) 상부로 노출되도록 한다.
다음으로, 도 5d에서와 같이, 웨이퍼(100) 상부 표면을 도금 용액에 노출시켜, 상부로 노출된 메탈층(130) 상에 도전 물질이 도금되어 비아홀(115)이 매립되도록 한다.
다음으로, 도 5e와 같이, 웨이퍼(100) 하부 표면에 적층된 메탈층(130)을 소정 패턴으로 식각하여 하부전극(130a) 및 패드(130b)를 제작하는 한편, 상부 표면에 소정의 도전물질을 적층한 후, 패터닝하여 상부전극(145)을 제작하게 된다. 또한, 하부전극(130a) 및 패드(130b) 상에 제1실링층(140)을 제작한다. 이 경우, 제1실링층(140) 및 상부전극(145)은 웨이퍼(100)의 상부 및 하부 표면에 동시에 소정의 도전물질을 적층한 후 패터닝하는 방식으로, 일괄적으로 제작될 수 있다.
한편, 도 3에 도시된 바와 같은 반도체 칩을 제조하기 위해서는, 회로소자(160) 및 제2실링층(151)이 상부 표면에 제작된 베이스 웨이퍼(160)를 별도로 제작한 후, 캡 웨이퍼(100)와 본딩하면 된다.
이 경우, 본딩 방법으로는, 접합방법은 온도를 가하여 접합시키는 다이렉트 본딩(Direct Bonding)방법, 전압을 가하여 접합시키는 어노딕 본딩(Anodic Bonding)방법, 에폭시(Epoxy)등의 접착제를 이용하여 접합하는 방법, 금속을 이용하는 유테틱 본딩(Eutetic Bonding)방법 등이 가능하나, 다이렉트 본딩방법 및 어노딕 본딩방법은 비교적 고온단계를 거쳐야 하므로, 저온단계를 거치는 접착제이용방법 또는 유테틱본딩방법을 사용하는 것이 바람직하다.
한편, 도 5b 내지 도 5d에 따르면 하부 메탈층(130) 만을 씨드층으로 사용하는 도금방법이 개시된다. 즉, 웨이퍼(100)의 일표면에 전면(全面)적으로 메탈층(130)을 적층한 후(도 5b 참조), 웨이퍼(100) 타표면을 식각하여 메탈층(130)까지 연결되는 비아홀(115)을 제작한다(도 5c 참조). 이에 따라, 웨이퍼(100)의 타표면을 도금 용액에 노출시키게 되면, 비아홀(115) 하부에 노출된 메탈층(130)이 씨드 (seed) 역할을 하여 비아홀(115)을 따라서 도금이 이루어지게 된다(도 5d 참조). 이에 따라, 비아홀(115)이 매립되면 관통전극으로 사용할 수 있게 된다. 이러한 방식을 이용하면, 비아홀(115) 내부에 틈이 생기거나 보이드가 생기게 되는 문제점을 방지할 수 있게 된다.
한편, 도 6은 본 발명의 제2 실시예에 따른 캡 웨이퍼의 구성을 나타내는 수직 단면도이다. 도 6에 따르면, 본 캡 웨이퍼(200)는 메탈층(210), 비아홀(215), 공동부(220), 실링층(230), 패드(240)를 포함한다.
도 3의 실시예와 같이, 공동부(220)는 패키징 과정에서 회로소자(미도시)가 내장되는 부분으로써, 캡 웨이퍼(200)의 하부 표면 상의 소정 영역에 제작된다. 한편, 공동부(220) 내부에서는 캡 웨이퍼(200)의 상하부를 관통하는 적어도 하나의 비아홀(215)이 제작된다. 비아홀(215)의 개수는 회로소자의 리드 수에 따라서 결정될 수 있다. 한편, 비아홀(215) 내부의 사이드면(side surface)에는 메탈층(210)이 적층된다. 메탈층(210)은 도 3의 실시예에서의 관통전극(110) 대신에 전극 역할을 하기 위한 것이다. 즉, 도금 방식을 이용하여 관통전극(110)을 제작하는 대신에, 도전물질로 박막을 제작하여 관통전극(110) 및 상부전극(145) 역할을 동시에 할 수 있도록 한다.
한편, 공동부(220) 내부에서 캡 웨이퍼(200)의 하부표면상에는 패드(240)가 적층되어, 메탈층(210) 및 회로소자를 전기적으로 연결시킬 수 있다. 또한, 캡 웨이퍼(200) 하부 표면 상에서 공동부(220)를 제외한 영역에서는 실링층(230)이 제작되어, 베이스 웨이퍼(미도시)와 본딩될 수 있도록 한다.
도 7a 내지 도 7e는 도 6의 캡 웨이퍼(200)에 대한 제조방법을 설명하기 위한 수직 단면도이다. 먼저, 도 7a에서와 같이 웨이퍼(200)에 공동부(220)를 제작한 후, 도 7b에서와 같이 공동부(220) 내부에서 웨이퍼(200)를 관통하는 적어도 하나의 비아홀(215)을 제작한다. 이 경우, 메탈층(210)의 적층이 쉽도록 비아홀(215) 내부의 사이드 면이 경사진 형태로 제조하는 것이 바람직하다.
다음으로, 도 7c에서와 같이, 비아홀 내부의 사이드 면 및 캡 웨이퍼(200)의 상부 표면에 씨드층(210a)을 적층한 후, 도 7d에서와 같이 씨드층(210a)을 따라서 메탈박막(210b)을 적층하게 된다.
다음으로 도 7e에서와 같이, 씨드층(210a) 및 메탈박막(210b)을 소정 형태로 패터닝하는 한편, 캡 웨이퍼(200) 하부 표면에 도전물질을 적층하여 패드(240) 및 실링층(230)을 제작하게 된다.
도 8은 본 발명의 제3 실시예에 따른 캡 웨이퍼의 구성을 나타내는 수직 단면도이다. 도 8에 따르면, 캡 웨이퍼(300)는 절연층(310), 하부전극(320a), 패드(320b), 절연막(330), 관통전극(340), 실링층(360), 상부전극(365), 및, 공동부(370)를 포함한다.
공동부(370)의 역할 및 위치는 앞서 설명한 실시예와 동일하므로 더이상의 설명은 생략한다. 공동부(370) 내부에는 절연막(330) 및 관통전극(340)이 제작된다. 절연막(330)은 관통전극(340) 및 캡 웨이퍼(300) 사이에서 상호 절연시키기 위한 것이다. 즉, DC 성분의 전기적 신호를 관통전극(340)을 통해 회로소자(미도시)에 인가하는 경우, 캡 웨이퍼(300) 등으로 누설될 위험이 있으므로, 절연막(330)을 이용하여 이러한 위험을 방지할 수 있다.
캡 웨이퍼(300)의 상부 표면에는 관통전극(340)과 연결되는 상부전극(365)이 제작되고, 하부 표면에는 하부전극(320a)이 제작된다. 이 경우 도 8에 따르면, 캡 웨이퍼(300)의 하부 표면 상에는 제1절연층(310)이 적층되어 하부전극(320a) 및 캡 웨이퍼(300)를 절연시키고, 캡 웨이퍼(300)의 상부 표면 상에는 제2절연층(350)이 적층되어 상부전극(365) 및 캡 웨이퍼(300)를 절연시킨다. 한편, 하부전극(320a)은 공동부(370) 내외부를 걸쳐서 제1절연층(310)의 표면에 적층된다. 공동부(370) 내부의 하부전극(320a)은 상술한 바와 같이 회로소자에 전기적으로 연결되기 위한 부분이다. 한편, 공동부(370) 외부에 적층된 하부전극(320a)은 실링층(360)과 함께 회로소자를 밀봉하기 위한 가스캣 역할을 할 수 있다.
한편, 하부전극(320a) 및 패드(320b)는 관통전극(330)을 제작하는 도금 과정에서 씨드층(seed layer)으로 사용되는 메탈층(320)을 패터닝하여 일괄적으로 제작될 수 있다. 하부전극(320a) 및 패드(320b) 표면 상에는 실링층(360)을 적층하여 베이스 웨이퍼(미도시)와 본딩 될 수 있도록 한다.
도 9a 내지 도 9h는 도 8에 도시된 캡 웨이퍼(300)의 제조방법을 설명하기 위한 수직 단면도이다. 먼저, 도 9a에서와 같이, 웨이퍼(300) 하부 표면의 소정 영역을 식각하여 공동부(370)를 제작한 후, 도 9b와 같이 웨이퍼(300)의 상하부 표면에 제1절연층(310, 315)을 제작한다.
다음으로, 도 9c와 같이, 웨이퍼(300) 상부의 제1절연층(315)의 소정 영역을 식각하여 웨이퍼(300)를 상부로 노출시킨 후, 노출된 부분을 에칭하여 비아홀(345) 을 제작한다. 다음으로, 도 9d에서와 같이, 웨이퍼(300) 상부 전면(全面)에 절연막(330)을 제작한 후, 웨이퍼(300) 하부의 제1절연층(310) 표면에 메탈층(320)을 적층한다. 이에 따라, 절연막(330)은 비아홀(345) 내부 및 상부 제1절연층(315) 상에 적층된다.
다음으로, 도 9e에서와 같이, 비아홀(345) 내부의 바닥면에 적층된 절연막(330)을 에칭시켜 하부의 메탈층(320)을 노출시킨다.
다음으로, 도 9f에서와 같이, 비아홀(345) 내부에서 노출된 메탈층(320)을 씨드층으로 하여 도금함으로써, 비아홀(345) 내부를 도전물질로 매립하여 관통전극(340)을 제작하게 된다.
다음으로, 도 9g에서와 같이, 웨이퍼(300) 상부 표면에 제2절연층(350)을 적층한다.
다음으로, 도 9h에서와 같이, 웨이퍼(300) 상하부에 도전물질을 적층한 후, 패터닝하여, 상부전극(365), 하부전극(320a), 및 패드(320b)를 제작한다. 그리고 나서, 하부전극(320a) 및 패드(320b) 상에는 실링층(360)을 적층한다. 상술한 바와 같이, 실링층(360)은 Au, Sn, In, Pb, Ag, Bi, Zn, 및 Cu 중 하나의 물질을 이용하거나, 적어도 두개 이상 물질의 조합을 이용하여 제작될 수 있다. 이에 따라, AuSn, InSn 등의 저온 융해 물질을 사용하여 저온에서 본딩이 이루어지도록 할 수 있다.
한편, 이상과 같은 실시예에서 사용되는 캡 웨이퍼(100, 200, 300)는 통상의 실리콘 웨이퍼, 고저항 실리콘(High resitivity Si) 웨이퍼, 글래스(Glass) 웨이퍼 등이 될 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 캡 웨이퍼는 회로소자가 실장될 수 있는 공동부를 구비하며, 공동부 내부에 비아홀을 제조하여 그 비아홀을 통해 외부전극과 연결될 수 있도록 한다. 이에 따라, 회로소자와 연결되는 패드의 면적이 감소되므로, 전체 소자 칩 사이즈를 감소시킬 수 있게 된다.
또한, 본딩되는 영역과 비아홀의 위치가 다르게 되므로, 본딩시 가해지는 고온 및 고압에 비아홀 내부의 전극이 열팽창 또는 열수축되어 변형되더라도 본딩에 영향을 주지 않게 된다. 즉, 전체 소자 칩의 제조 수율을 향상시킬 수 있게 된다.
한편, 본 발명의 일실시예에 따르면 전극 및 캡 웨이퍼 사이에 절연막을 더 구비함으로써, DC 성분의 전기신호가 누설되는 것을 방지할 수도 있게 된다.
또한, 본 발명에서 사용되는 관통전극을 제조하는 과정에 있어서, 비아홀 하부에만 씨드층을 배치한 후, 도금함으로써 비아홀 내부에 틈 또는 보이드가 생기는 것을 방지할 수도 있다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
Claims (21)
- 소정의 회로소자가 제작된 베이스 웨이퍼와 결합하여, 상기 회로소자를 패키징하는 캡 웨이퍼에 있어서,하부 표면 상의 소정 영역에 공동부가 제작된 웨이퍼; 및상기 웨이퍼의 상부 및 하부를 관통하여 상기 공동부 내부로 연결되는 적어도 하나의 관통전극;을 포함하는 것을 특징으로 하는 캡 웨이퍼.
- 제1항에 있어서,상기 관통전극 및 상기 웨이퍼 사이에 제작되어, 상기 관통전극 및 상기 웨이퍼를 상호 절연시키는 절연막;을 더 포함하는 것을 특징으로 하는 캡 웨이퍼.
- 제1항에 있어서,상기 웨이퍼의 하부 표면 상에 제작되어, 상기 관통전극과 연결되는 패드;를 더 포함하는 것을 특징으로 하는 캡 웨이퍼.
- 제3항에 있어서,상기 웨이퍼의 하부 표면 상에서 상기 공동부를 제외한 소정 영역에 적층된 실링층(sealing layer);을 더 포함하는 것을 특징으로 하는 캡 웨이퍼.
- 제4항에 있어서,상기 실링층은, Au, Sn, In, Pb, Ag, Bi, Zn, 및 Cu 중 적어도 하나의 물질의 조합으로 이루어지는 것을 특징으로 하는 캡 웨이퍼.
- 상부 표면 상의 소정 영역에 소정의 회로소자가 제작된 베이스 웨이퍼;하부 표면 상의 소정영역에 소정 크기의 공동부가 제작되며, 상기 공동부 내에 상기 회로소자가 위치하도록 상기 베이스 웨이퍼와 결합하여 상기 회로소자를 패키징하는 캡 웨이퍼; 및상기 캡 웨이퍼의 상부 및 하부를 관통하여 상기 공동부 내부로 연결되며, 상기 회로소자와 전기적으로 연결되는 적어도 하나의 관통전극;을 포함하는 것을 특징으로 하는 반도체 칩(chip).
- 제6항에 있어서,상기 관통전극 및 상기 캡 웨이퍼 사이에 제작되어, 상기 관통전극 및 상기 캡 웨이퍼를 상호 절연시키는 절연체막;을 더 포함하는 것을 특징으로 하는 반도체 칩.
- 제6항에 있어서,상기 관통전극 및 상기 회로소자를 전기적으로 연결시키는 패드;를 더 포함하는 것을 특징으로 하는 반도체 칩.
- 제6항에 있어서,상기 캡 웨이퍼의 하부 표면상에서 상기 공동부를 제외한 소정 영역에 적층된 제1실링층(sealing layer); 및상기 베이스 웨이퍼의 상부 표면상에서 상기 제1실링층에 대응되는 위치에 적층되며, 상기 제1실링층과 반응하여 상기 캡웨이퍼 및 상기 베이스 웨이퍼를 접합시키는 제2실링층;을 더 포함하는 것을 특징으로 하는 반도체 칩.
- 제9항에 있어서,상기 제1실링층 및 상기 제2실링층 중 적어도 하나는, Au, Sn, In, Pb, Ag, Bi, Zn, 및 Cu 중 적어도 하나의 물질의 조합으로 이루어지는 것을 특징으로 하는 반도체 칩.
- 소정의 회로소자가 제작된 베이스 웨이퍼와 결합하여, 상기 회로소자를 패키징하는 캡 웨이퍼에 있어서,하부 표면 상의 소정 영역에 공동부가 제작된 웨이퍼;상기 공동부 내부에 위치하며, 상기 웨이퍼의 상하부를 관통하는 적어도 하나의 비아홀; 및상기 비아홀 내부의 사이드면에 적층된 메탈층;을 포함하는 것을 특징으로 하는 캡 웨이퍼.
- 제11항에 있어서,상기 메탈층 및 상기 웨이퍼 사이에 위치하며, 상기 메탈층 및 상기 웨이퍼를 상호 절연시키는 절연막;을 더 포함하는 것을 특징으로 하는 캡 웨이퍼.
- 제11항에 있어서,상기 웨이퍼의 하부 표면 상에서 상기 공동부 내부에 제작되어, 상기 메탈층에 연결되는 패드;를 포함하는 것을 특징으로 하는 캡 웨이퍼.
- 제13항에 있어서,상기 웨이퍼의 하부 표면 상에서 상기 공동부를 제외한 소정 영역에 적층된 실링층(sealing layer);을 더 포함하는 것을 특징으로 하는 캡 웨이퍼.
- 제14항에 있어서,상기 실링층은, Au, Sn, In, Pb, Ag, Bi, Zn, 및 Cu 중 적어도 하나의 물질의 조합으로 이루어지는 것을 특징으로 하는 캡 웨이퍼.
- 소정의 회로소자가 제작된 베이스 웨이퍼와 결합하여, 상기 회로소자를 패키징하는 캡 웨이퍼의 제조방법에 있어서,(a) 웨이퍼의 하부 표면 상의 소정 영역을 식각하여 공동부를 제작하는 단계;(b) 상기 웨이퍼의 상부 및 하부를 관통하는 적어도 하나의 비아홀을 상기 공동부의 내부에 제작하는 단계; 및(c) 상기 비아홀 내부를 소정의 도전물질로 매립하여 적어도 하나의 관통전극을 제작하는 단계;를 포함하는 것을 특징으로 하는 캡 웨이퍼의 제조방법.
- 제16항에 있어서,상기 (b)단계는,상기 공동부가 제작된 상기 웨이퍼의 하부 표면 전면(全面)에 소정의 메탈층을 적층하는 단계; 및상기 웨이퍼의 상부 표면 상의 소정 영역을 식각하여, 상기 웨이퍼의 상부표면으로부터 상기 공동부 내부에 적층된 메탈층까지 연결되는 상기 비아홀을 제작하는 단계;를 포함하는 것을 특징으로 하는 캡 웨이퍼의 제조방법.
- 제17항에 있어서,상기 (b)단계는,상기 비아홀 내부의 사이드면에 소정의 절연막을 적층하는 단계;를 더 포함하는 것을 특징으로 하는 캡 웨이퍼의 제조방법.
- 제17항에 있어서,상기 (c)단계는,상기 웨이퍼의 상부 표면을 도금 용액에 노출시키는 단계; 및상기 비아홀을 통해 노출된 상기 메탈층 상에 소정의 도전물질이 도금되어 상기 비아홀을 매립하는 단계;를 포함하는 것을 특징으로 하는 캡 웨이퍼의 제조방법.
- 제17항에 있어서,상기 웨이퍼의 하부 표면 상에 적층된 상기 메탈층을 소정 패턴으로 식각하여, 상기 관통전극과 연결된 패드를 제작하는 단계; 및상기 웨이퍼의 하부 표면 및 상기 패드 표면에 각각 상기 베이스웨이퍼 및 상기 회로소자와 접합하기 위한 실링층을 적층하는 단계;를 더 포함하는 것을 특징으로 하는 캡 웨이퍼의 제조방법.
- 웨이퍼의 상하부를 관통하는 관통전극의 제조방법에 있어서,상기 웨이퍼의 일표면의 전면(全面)에 소정의 메탈층을 적층하는 단계;상기 웨이퍼의 타표면을 식각하여 상기 메탈층까지 연결되는 적어도 하나의 비아홀을 제작하는 단계;상기 웨이퍼의 타표면을 소정의 도금용액에 노출시키는 단계; 및,상기 비아홀을 통해 노출된 상기 메탈층을 씨드로 사용하여 소정의 도금물질을 도금함으로써, 상기 비아홀을 매립하는 단계;를 포함하는 것을 특징으로 하는 관통전극 제조방법.
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